FPGA理论基础一一一简单的硬件知识

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一、BANK

7系列的FPGA中，BANK分为HPBank、HRBank、HDBank;但并不是一个FPGA中会同时包含HP/HR/HDBank

• HP(HighPerformance)接口为高速接口，高性能。用于存储器或者芯片与芯片之间的接口,DDR由于速率比较高，Bank电压最高也只能到1.8V。
• HR(HighRange)可接受很宽的电平标准。最高能够支持到3.3V的电压。
• HD BANK应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V。无论是HR或者HPBANK，每个BANK都包含50个I/O管脚，每个I/O管脚都可配置成输入、输出。每个BANK的首尾管脚只能作为单端I/O，其余48个I/O则可配置成24对差分I/O。单端的I/O管脚支持LVTTL、LVCMOS、HSTL、PCI等等常用的电平标准。差分的I/O管脚则支持LVDS、差分HSTL等差分信号。

为什么HP Bank电压最高也只能到1.8V的原因：
1.信号完整性：高速数据传输要求信号在传输过程中的完整性和稳定性。较高的电压可能会导致信号反射和串扰问题，影响信号的完整性，尤其是在高速接口中。因此，为了保持信号的完整性，DDR接口的Bank电压被限制在1.8V。
2.电源稳定性：随着数据传输速率的提高，对电源稳定性的要求也随之增加。较高的电压可能会增加电源噪声，从而影响数据传输的稳定性。限制Bank电压有助于减少电源噪声，确保数据传输的可靠性。
3.功耗和热管理：高速接口在数据传输过程中会产生较多的热量。限制电压有助于控制功耗，从而减少热量的产生，对于热管理是非常重要的，尤其是在高密度集成的系统中。
4.电气特性：DDR内存的电气特性决定了其工作电压。1.8V是一个平衡点，既能满足高速数据传输的需求，又能保持较低的功耗和热产生。此外，这也是DDR内存规范中定义的标准工作电压之一。
兼容性和标准化：在FPGA和ASIC设计中，Bank电压的标准化有助于提高设计的兼容性和可移植性。1.8V作为一个广泛接受的标准电压，有助于确保不同设备和系统之间的兼容性

1.1、BANK0

BANK0为配置BANK
VCCO_0

• BANKO中的电平标准：可连接3V3/2V5/1V8/1V5等电压。
• CFGBVS 引脚：bank0电压范围选择引脚，该引脚用于确定bank0的供电电源的范围。如果该引脚接VCC，则bank0使用2.5V或者3．3V供电（具体看VCC接的是哪一个电压）。如果接GND,则bank0供电电压小于等于1.8V。
• PROGRAM_B引脚：低电平有效，复位配置整个器件。在下降沿时配置复位初始化，上升沿时配置时序开始启动。

当BANK的I/O口作为LVDS电平时，HR BANK的IO电压VCCO只能为2.5V，HPBANKS的I/O口电压为1.8V。关于3.3V LVDS，如果使用LVDS输出，无论是在HR Bank还是HP Bank，VCCO都不能采用3.3V供电。7系列I/O Bank支持旧家族FPGA LVDS_33输出，但是必须确保满足：1） 数据手册中表1和表2中VIN要求不能违反；2） LVDS（HP Bank）或者LVDS_25（HR Bank）中的VIDIFF和VICM要求不能违反 。

• HP I/O Bank： 支持最大VCCO 电压为1.8V，LVDS为HP I/O Bank差分信号电平
• HR I/O Bank： 支持最大VCCO 电压为3.3V，LVDS_25为HR I/O Bank差分信号电平

1.2、BANK14

BANK14：
可接1V2/1V5/1V8/2V5/3V3等多种电压，但是主SPI/主BPI模式下配置过程涉及到该BANK上的某些引脚，需要和VCCO_O保持一致。就是与jtag相关的引脚。另起文章说明jtag烧录的几种方式和引脚说明…

1.3、MGTBANK

MGTBANK(Multi-GigabitTransceiverBank，多吉比特收发器）是XilinxFPGA中的一个重要功能模块，尤其在支持高速通信和串行传输时至关重要。可以把它理解为一个高速串行并行转换器，其串行速率可达几十G。它可以将输入的并行数据转换为串行输出，或者将串行数据转换为并行数据。它既可以作为独立的发送装置或接收装置，也可以同时进行发送和接收。此外，用户可以根据需要自定义协议来实现通信，与其他核配合使用，以实现协议通信。不同型号、不同封装的FPGA具有不同数量的MGTBank，传输速度都不一样．
高速IO接口类型：GTP、GTX、GTH、GTY、GTZ、GTM
速率大小为：GTP<GPX<GTH<GTZ<GTY<GTM

系列的FPGA，GTP最高可以达到6.6Gb/s，GTX最高12.5Gb/s，GTH最高13.1Gb/s，GTZ最高28.05Gb/s

二、上电时序

普通电源：〖从低到高〗
一般上电顺序依次为VCCINT、VCCBRÅMVCCAUX、VCCO、VCCAUX10
1、VCC1VO_FPGA：内核、RAM
2、VCCIV8_FPGA;辅助电源（1.8在1.0之后）
3、VCC3V3_FPGA、VCC1V5_FPGA_DDR3
MGT电源：
一般上电顺序依次为VCCINT、MGTAVCC、MGTAVTT。MGTVCCAUX无顺序。VMGTAVCC和VCCINT可以同时上电。
以VCC1VO_FPGA_MGT;
2、VCC1V2_FPGA_MGT;(1.2在10之后）
3、VCCIV8_FPGA_MGT无上电时序要求
FPGA电源上电上升时间要求基本上都是0．2一50ms。

三 认识命名规则

在硬件原理图中，IO_L8N_HDGC_45是一个特定的引脚标识，它包含了多个信息，具体如下：

1. IO：表示这是一个输入/输出（I/O）引脚。
2. L8N：表示这是第8个逻辑通道的负边（N表示负，P表示正）。
3. HDGC：代表这个引脚属于高密度全局时钟（High-Density Global Clock）配置。在Xilinx FPGA中，HDGC引脚通常用于全局时钟信号的分布，它们是为高速和高密度的时钟网络设计的，以减少时钟偏差和提高信号完整性。
4. 45：表示这个引脚属于第45个I/O（Bank 45）。在Xilinx FPGA中，I/O银行是一组共享相同电源和地的引脚，它们通常被配置为具有相似功能的一组引脚。

综合来看，IO_L8N_HDGC_45指的是一个位于第45个I/O银行的第8个逻辑通道的负边引脚，并且这个引脚被配置为高密度全局时钟用途。这种类型的引脚通常用于高速数据传输和时钟信号的分配，以确保信号的完整性和同步。