在 Xilinx FPGA 中实现自定义累加平均低通滤波器

设计的核心是利用 Xilinx 的累加器和除法器 IP 核，并通过一个自定义的控制模块 (Accumulator Controller) 来实现输入数据的同步控制和触发累加器的 bypass 信号，以便在累加到设定的上限时从当前输入重新开始累加。以下是详细的实现方案。

设计整体框架

输入信号 → [累加器] → [除法器] → [低通滤波输出]
                ↑
               控制信号
                 |
         [Accumulator Controller]

1. 核心模块设计

(1) 累加器 (Adder/Subtractor IP 核)

Xilinx 提供的累加器 IP 核可以用来高效地执行累加操作，并支持以下功能：

• 累加到上限值后清零：此功能需要控制 bypass 信号。
• 动态控制累加逻辑：通过外部控制器管理累加操作。

配置累加器 IP 核：

1. 输入信号：
   • 输入的数据宽