前言

进行 × × × 实验

一、实验原理

二、实验过程

三、实验结果

• 代码

`timescale 1ns/1ns
module decoder_38_tb ;
reg a;
reg b;
reg c;
wire [7:0]data;

decoder_38 u0 (
    .a(a),
    .b(b),
    .c(c),
    .data(data)
);
initial begin
    a=0;b=0;c=0;
    #200;
    a=0;b=0;c=1;
    #200;
    a=0;b=1;c=0;
    #200;
    a=0;b=1;c=1;
    #200;
    a=1;b=0;c=0;
    #200;
    a=1;b=0;c=1;
    #200;
    a=1;b=1;c=0;
    #200;
    a=1;b=1;c=1;
    #200;
    $stop;
end

endmodule

module decoder_38 (
    a,b,c,data
    
);
input  wire a;
input  wire b;
input  wire c;
output reg  [7:0]data;

always @( a,b,c) begin
    case ({a,b,c})
    3'd0:  data=8'b0000_0001;
    3'd1:  data=8'b0000_0010;
    3'd2:  data=8'b0000_0100;
    3'd3:  data=8'b0000_1000;
    3'd4:  data=8'b0001_0000;
    3'd5:  data=8'b0010_0000;
    3'd6:  data=8'b0100_0000;
    3'd7:  data=8'b1000_0000;
        
    endcase
    
end

endmodule

参考文献

[1]