【2024-9月更新】最精简的VScode Verilog RTL开发环境搭建教程
文章目录
- 【2024-9月更新】最精简的VScode Verilog RTL开发环境搭建教程
- 一、官网下载VScode
- 二、登录账号同步
- 三、安装配置拓展插件
- 1.Verilog-HDL/systemVerilog拓展
- 2.安装Universal Ctags
- ● Windows系统安装universal ctags
- ● Linux主流发行版安装universal ctags
- 3.配置Verilog-HDL拓展的相关参数
- ● ctags PATH
- ● linter(语法检查工具)
- 最终效果
【2024更新说明】:
本人前一版本(写于2023年)的文档过于繁琐,经过大量精简和错误修正之后,重新整理了这个版本。
*支持Verilog,systemVerilog语法
*精简了大量内容,只需一个插件就能使用
一、官网下载VScode
此步骤略。
二、登录账号同步
如果还从未使用过vscode可以暂时跳过此步。
具体操作略。
三、安装配置拓展插件
vscode本身是不支持Verilog语言开发的,要想在vscode中愉快地编写RTL,只需要安装一个插件:
其他的插件都不用安装,其余的要么没用,要么锦上添花(看个人喜好)。
1.Verilog-HDL/systemVerilog拓展
搜索安装此插件:
这个插件提供了Verilog开发环境的绝大多数基础功能,例如:
- 代码高亮(highlight)
- 简单语法补全提示(snippets)
- 静态语法检查(lint,需要自行配置linter组件)
- Ctags功能集成(需要额外安装ctags组件)
- 自动补全
- 文档符号大纲
- 鼠标悬停显示代码声明
- CTRL鼠标点击跳转到代码声明
- 自动实例化模块
- Language server(实验性功能)
- 代码自动格式化(formatting,实验性功能)
这个插件虽然是vscode拓展市场下载量最高的插件,但是部分功能仍然残缺不全,很多高级功能无法开箱即用,需要我们进一步配置(这个细节配置将在后文详细介绍。)
2.安装Universal Ctags
这是Verilog-HDL/systemVerilog拓展的依赖组件,其用途是解析工作区的文档,获取关键词目录,给vscode上下文关键词参考。
如图所示,这个插件依赖于 universal ctags
,在该插件的详情页有各种操作系统的ctags安装网址,对应自己的操作系统选择对应的安装方式即可。
特别注意: Verilog-HDL/SystemVerilog插件只兼容universal ctags
,并不兼容其他的ctags实现!!!
如果安装完以后,发现出现ctags索引不全,大概率安装的ctags并非这里所说的universal ctags
。
● Windows系统安装universal ctags
点击插件Verilog-HDL/SystemVerilog/Bluespec SystemVerilog详情页中的:
进入该网址,从release page选择最新版下载:
下载到本机,建议解压到一个不含空格和特殊字符的纯英文路径,例如:
然后将路径添加到Windows系统环境变量中的Path
中,以我为例:
打开cmd终端,输入ctags --version
,观察输出是否正常:
出现对应的版本信息,特别注意显示的ctags信息是universal ctags,说明安装正常,顺利结束。
● Linux主流发行版安装universal ctags
打开对应的下载官网:
- 如果你使用的Linux发行版版本较新,例如Ubuntu较新的版本,或者是Fedora较新的版本,则可以直接通过系统内置的包管理器apt install 或者dnf install。这个是最省事的。首选推荐方案!
- 如果你用的Linux发行版是较老的centOS或者其他不带apt或dnf工具的Linux版本,那么需要从源码安装
universal ctags
- 特别注意:yum包管理器不行!!!!
从源码安装universal ctags
参考官方最上面的教程:
$ git clone https://github.com/universal-ctags/ctags.git
$ cd ctags
$ ./autogen.sh
$ ./configure --prefix=/where/you/want # defaults to /usr/local
$ make
$ make install # may require extra privileges depending on where to install
注意,最后两步骤make
和make install
请务必在root权限下执行(加上sudo执行)!
在make install安装完成之后,ctags可执行文件将生成于$prefix/bin/
路径下。默认为/usr/local/bin/ctags
同样,安装完成之后(没报错),随意在任何一个路径下打开终端,输入ctags --version
观察回显是否正常。
3.配置Verilog-HDL拓展的相关参数
● ctags PATH
由于前面我们安装universal ctags的时候添加了系统环境变量,因此这里只需要填入“ctags”即可。
● linter(语法检查工具)
该插件支持以上静态语法检查工具( 需要额外安装对应的软件 ),在Windows上 笔者推荐使用Xilinx vivado自带的xvlog ,在Linux上笔者推荐开源的轻量级iverilog(或者也用Linux端的vivado自带的xvlog)。
最后特别注意:linter工具只会在保存(CTRL+S)之后进行语法检查,因此,在编写源码的过程中没有红色波浪线提示,是正常的,如果你需要立刻进行一次语法检查,可以立即保存一次,或者通过rerun lint tool命令强制执行一次。
最终效果
如下图:
@tsukimi 2024