高密原型验证系统解决方案（上篇）

0 引言

随着当今 SoC 设计规模的快速膨胀，仅仅靠几颗当代最先进的 FPGA 已经无法满足原型验证的需求。简单的增加系统的容量，会遇到系统时钟复位同步，设计分割以及高速接口和先进 Memory控制器 IP 验证等多重困难。此时，一个商用成熟的能解决以上多重挑战的通用高密原型验证系统方案显得十分有必要。本文主要分析了用户在进行大规模 SoC 设计原型验证过程中在全局时钟及复位同步，大规模设计分割以及高速接口和先进 Memory 控制器 IP 验证等方面遇到的困难，并提出了相应的解决方案来帮助用户来克服这些困难。

1 大规模 SoC 设计原型验证中遇到的挑战

1.1 全局时钟及复位方案挑战

全局时钟和复位的解决方案是构建一个大规模复杂 SoC 原型验证系统首先要考虑的问题。 SoC 原型验证系统需要保证系统的全局时钟和复位能够同步的送到原型验证系统的每一个 FPGA 节点，这是大规模 SoC 原型验证系统能够正常工作的先决条件。随着用户的 SoC 设计规模的增大，对原型验证系统的全局时钟和复位的同步方案的要求也会变得复杂。

1. 如果用户的设计规模用单台FPGA 原型验证平台就可以容纳，那么原型验证系统的全局时钟和复位同步的实现难度会比较简单，只需要实现单台平台上的多颗 FPGA 的时钟复位同步即可。

2. 如果用户的设计规模再大一些，需要用多台 FPGA 原型验证平台组成一套验证系统，那么原型验证系统的全局时钟和复位同步的实现难度就会高一些，需要实现多台验证平台上的多颗 FPGA 的时钟复位同步。

3. 如果用户的设计规模进一步扩大，需要用数十台甚至上百台 FPGA 原型验证平台才能组成一套验证系统，那么原型验证系统的全局时钟和复位的同步的实现会变得十分复杂，需要用时钟复位模块级联的方式实现大量平台上的多颗 FPGA 的时钟复位同步。

1.2 大规模设计分割挑战

由于大规模复杂 SoC 设计规模庞大，把设计映射到多个 FPGA 组成的网络（也称设计分割）是大规模原型系统实现过程中必不可少的重要环节。然而大规模设计分割也给用户的原型验证带来了不少的难题：

1. 首先要解决的是设计综合时间长的问题。一个设计规模达到几亿门甚至数十亿门的大规模 SoC 设计，如果采用整个设计先综合，再分割的方式，设计综合的时间会非常的漫长，一次综合流程就要花费数天甚至数周的时间。遇见设计规模特别大的设计，甚至会出现编译软件或服务器崩溃的情况。显然，面对大规模 SoC 设计用户需要采用并行编译的方式。

2. 其次，当设计原始的 SoC 设计分割到多颗 FPGA 中，原型设计的全局时钟树处理也是一个难题。用户的 SoC 设计全局时钟树往往很复杂，需要怎样处理来保证复杂的全局时钟树在每颗 FPGA 上同步的实现？

3. 将一个大规模 SoC 设计分割到多颗 FPGA 时，FPGA 之间的互连信号往往有成千上万根，FPGA 的 IO 管脚数远远无法满足互连信号数的需求。人工写互连接口 Wrapper 设计，进行 FPGA 之间互连信号的管脚复用是吃力不讨好的工作。需要有自动化的管脚复用的方案帮用户减轻负担，提高效率。

1.3 高速接口和先进 Memory 控制器 IP 验证挑战

大规模复杂 SoC 设计原型验证时一些高速接口，如 PCIe Gen3/Gen4 接口，对应的 PCIe 控制器 IP 在 FPGA 里跑的速度都很低，无法对接外部实际 PCIe 主机或者设备。另外，一些先进的 Memory 控制器 IP, 如 DDR5, LPDDR4/5, HBM2/3 缺少 FPGA 厂商提供的 PHY 解决方案，无法在 FPGA 原型验证系统中运行起来。遇到这些棘手的问题，有些用户甚至选择放弃这些高速接口及 Memory IP 在原型验证系统中的验证，但也因此会给用户的 SoC 设计原型验证带来风险。

2 面向大规模复杂 SoC 设计的高密原型验证解决方案

为了满足大规模 SoC 设计在原型验证系统领域的复杂需求，用户迫切需要有一系列面向大规模SoC 设计的高密原型验证系统的软硬件通用解决方案来帮助用户在系统时钟复位同步，设计分割及高速接口及先进 Memory 控制器 IP 验证等方面取得重要突破，使得用户能够解决大规模 SoC 原型验证面临的关键困难，降低项目风险。

2.1 大规模设计全局时钟及复位解决方案

一个通用的高密原型验证系统需要能做到根据用户的 SoC 设计规模灵活的提供适合的全局时钟及复位方案。

1. 如果用户的设计规模用单台 FPGA 原型验证平台就可以容纳，用户的全局时钟复位方案则只需要保证单个 FPGA 原型验证平台的全局时钟和复位可以同步的送到单台平台的每颗 FPGA 上即可。在这种需求背景下我们可以考虑用下面的方案来设计全局时钟及复位的功能：

● 单台 FPGA 原型验证平台的全局时钟和复位的设定和操作需要能够通过软件远程实现，以方便用户使用。

● 在单台 FPGA 原型验证平台上可实现多个可编程全局时钟，使得用户可以根据设计需求灵活的设置所需的全局时钟频率。

● 可编程的全局时钟和全局复位通过 1 推多的驱动芯片以及等长的板级走线来保证全局时钟和全局复位同步的传送到每一颗用户 FPGA。除了以上满足单个原型验证平台的全局时钟和复位基本需求之外，我们还需要考虑到将来当用户设计规模进一步扩大时，现有的全局时钟和复位方案的可扩展性：

● 单台 FPGA 原型验证平台除了使用本平台的本地时钟复位源之外，也可以接受来自外部的时钟复位源，以支持全局时钟复位的输入级联扩展。本地的时钟复位源和外部时钟复位源可以在软件的控制下通过选择器来切换。

● 单台 FPGA 原型验证平台的每一个用户 FPGA 输出的时钟复位源以及外部输入的时钟复位源可以在软件的控制下通过多路选择器来输出到该 FPGA 原型验证平台的外部时钟复位输出口，以支持全局时钟复位的输出级联扩展。图 1 就是一个具有可扩展性的基于单台 FPGA 原型验证平台的全局时钟同步系统架构图（全局复位系统也可采用类似的架构来实现）

图一：单个原型验证平台的全局时钟同步系统

2.如果用户的设计规模需要用多台FPGA原型验证平台来组成一套验证系统，就需要一种能实现多个FPGA原型验证平台上的FPGA时钟复位同步的解决方案。

比较常用的一种支持多台FPGA原型验证平台的FPGA时钟复位同步的方案是采用一个外置的全局时钟复位模块(CLKM)将全局时钟和复位通过等长的时钟线缆同步的送到多个FPGA原型验证平台(FPP)。FPP通过外部时钟输入接口接收外部送来的全局时钟复位源再同步的传送到FPP上的每一颗FPGA。其全局时钟复位同步系统组网如下图所示：

图二：基于全局时钟模块的多个FPP全局时钟同步系统

这个方案的优点是单套FPP的全局时钟复位方案的实现简单，直接采用图一中的全局时钟复位方案接入CLKM送来的外部时钟复位源即可完成多台FPP的全局时钟复位同步。

但是由于CLKM上的时钟驱动芯片的驱动能力有限，配套的高性能时钟线缆长度最长也只有1米左右，这样的全局时钟复位同步系统只适合支持设计规模小于十台FPP的系统。对于更大规模的原型验证系统，则需要更加复杂的解决方案。

3.当用户的设计规模进一步增大，需要用数十台甚至更多的FPP平台来组成一套验证系统，此时就需要用级联的方式来实现大量平台上的多颗FPGA的时钟复位同步。这种情况下，用户可以使用多个CLKM采用Master/Slave的方式级联以支持更大规模系统的时钟复位同步。设为Master的CLKM产生全局时钟和复位,通过等长的时钟线缆下发给多个下级Slave CLKM。再由下级Slave CLKM下发全局时钟和复位给多个下游FPP。其中Master CLKM的时钟复位源既可以来自于本身的可编程时钟芯片也可以来自于任意一个FPP输出的反馈时钟。下面是用CLKM进行全局时钟复位级联的拓扑结构图：

图三：基于全局时钟模块级联的全局时钟同步系统

这个方案通过分层级联的方式，可以实现几十个甚至上百台FPP的全局时钟组网，为几十亿门级的超大规模原型验证系统的全局时钟复位架构提供了解决方案。这个方案的技术难点是，由于每个CLKM上用到的1推多时钟驱动芯片的延迟会有微小的偏差，通过CLKM的分层级联会带来时钟延迟的偏差积累，会导致最后送到每个FPGA的全局时钟同步产生不可忽视的偏差进而造成用户的超大规模原型系统无法完成全局时钟同步。为了解决这个问题，我们可以在Master/Slave CLKM模块之间增加反馈时钟线及带时钟相位反馈校准的PLL芯片以实现多级CLK模块之间的时钟相位校准。

当用户有了支持全局时钟模块级联及时钟相位校准的通用解决方案，即使用户的设计规模不断的的扩大，我们也可以通过分层的方式，对用户的全局时钟进行分级校准，以保证超大规模原型系统能够实现全局时钟及复位的同步。

2.2 大规模设计分割方案

设计分割往往是大规模复杂 SoC 设计用户在进行原型验证系统验证时遇到的最大的挑战。要做好设计分割需要处理好大规模设计并行编译，全局时钟树复制，自动化管脚复用，系统时钟约束以及系统时序分析等多方技术难点。

2.2.1 大规模设计综合

一个设计规模达到几亿门甚至数十亿门的 SoC 设计，如果将整个设计映射在 FPGA 里做设计综合，综合的时间往往要长达数天甚至数周，这对于在原型验证阶段经常需要修改代码，重新综合设计的用户是无法接受的。显然，面对大规模 SoC 设计用户需要采用将整个设计分块并行综合的方式来进行。

a）一种方式是在大规模 SoC 设计的顶层 RTL 下例化子模块黑盒。将设计规模较大，综合时间较长的一些子模块黑盒化，这样可以大大缩短黑盒化之后的顶层设计的综合时间。同时，被设为黑盒的多个设计子模块也可以被分发到多个服务器上进行并行的综合。

● 这种方式的优点是使用效果明显，门槛低。用户无需使用特别的软件和技术，只需要工程师花一些时间将选定的子模块设置为黑盒进行并行编译，就可以大大缩短整个大规模设计的综合时间。

● 缺点是用户需要对大规模 SoC 设计的子模块资源占用情况比较了解，清楚哪些模块适合设为黑盒进行并行综合，哪些不需要。另外，用户手动修改代码设置子模块黑盒是一个费时费力的工作，一不小心就会出错。

● 一些自动化的分割软件，能够帮助用户将选定的子模块自动设成黑盒，从而达到事半功倍的效果，省去了工程师手动修改代码进行子模块黑盒化的繁琐工作，避免了人工修改代码出错的情况发生。自动化的分割软件支持 LSF/SLURM 功能，能帮助用户高效的在多个 HPC 上进行多个子模块的并行综合。

b）另一种方式是使用基于 RTL 分割工具对大规模 SoC 设计进行 RTL 级分割。RTL 分割工具对读入的大规模 SoC 设计进行设计分析和资源估算，再基于设计分析和资源估算的结果对用户的大规模 SoC 设计进行分层分割，将基于 RTL 的大规模 SoC 分割为以目标 FPGA 为顶层的多个 RTL 模块。RTL 分割完成之后，用户可以调用综合工具对分割后的 FPGA 顶层 RTL 模块进行并行综合，因而大大缩短整个设计的综合时间。

● 这种方式和第一种方式相比的优点是采用成熟的 RTL 分割工具，帮助用户先完成设计的 RTL 级切割。减少了用户手动进行设计分割和设置黑盒的时间，工作量与风险。

● 不足之处在于基于 RTL 级分割的资源估算的精准度以及 RTL 模块的切割边界的优化效果不如网表级分割。 c）一些自动化的分割软件，能够将 RTL 级分割和网表级分割的优点结合起来以帮助用户在节省综合时间的同时取得更好的设计分割结果：

● 在第一阶段使用 RTL 级分割技术将用户的设计初步分割到多个 FPGA，再将分割后的多个 FPGA 顶层 RTL 设计并行综合，以帮助用户节省大量的综合时间。

● 在第二阶段使用网表级分割技术将初步分割的模块进行基于时序驱动的二次优化，使得分割模块间的资源分配更加合理，切割边界更加精准，以帮助用户取得更合理高效的设计分割结果。

……

本文简介：随着 SoC 设计规模的快速膨胀，越来越多的用户在做大规模 SoC 原型验证时会遇到全局时钟复位同步，大规模设计分割，高速接口及先进 Memory 控制器 IP 验证等关键困难。针对这些困难，一些领先的原型验证系统方案提供商，如国微思尔芯，提供了一系列成熟可重用的通用高密原型验证系统产品和解决方案来解决这些困难，以帮助客户完成大规模复杂 SoC 的原型验证，降低项目风险。

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