1 问题描述        

        “Black Box Instances: Cell '****' of type '**' has undefined contents and is considered a back box. The contents of this cell must be defined for opt_design to complete successfully.”

        检查工程代码提示的模块，该模块为纯手写的Verilog代码，并不存在IP核的调用；

2 问题分析

        经过问题分析，为相关联的两个模块，A模块的输出信号接入了B模块的输入信号，但是在A模块中该输出信号未做初始赋值，导致报错。

        如下工程示例：

3 解决办法

        当前模块有输出信号给到其他模块时，当前模块的该输出信号必须赋初值，例如：