1. 配置ADF4351时钟芯片使其产生频率为1.6GHz的时钟为AD9161提供工作时钟，JESD的线速率配置为8Gbps，并配置AD9161的寄存器使其工作在2x内插模式以实现IQ信号的模数转换模式。同时根据AD9161芯片手册对ADF4351提供的1.6GHz进行分频，具体计算方式如下，DA_freq为DA的工作频率1.6GHz。

2. 数据速率DataRate = DACRate/InterpolationFactor；线速率LaneRate = DateRate*20*M/L；LFMC=LaneRate/10/F/K；Tx_sysref=LFMC/R；R=1,2,3…；DAC_refclk=tx_sysref；JESD_sysref=LaneRate/40。

   将工程编译后得到bit文件下载至板卡中，ILA显示AD9161同步信号SYNC无法保持高逻辑电平，即lanes上的数据无法同步。图1是AD9161同步信号高低电平跳变的ila截图，图2是AD9161寄存器0x281的返回值，根据芯片手册得知该返回值的最低位应为1，截图结其

3. 图1  AD9161芯片同步异常
4. 图2  AD9161芯片寄存器0x281返回值

解决措施

1. 当需要使用DAC内部内插模式实现IQ复信号的输出时，数据速率DataRate计算公式中的InterpolationFactor应代入2，否则计算出来的线速率将无法满足AD9161芯片手册中的时钟要求。

2. 根据AD9161芯片手册提供的资料，定位问题为线速率与DAC工作频率不适配导致，具体可参考公式1。修改线速率为4Gbps后解决了JESD SYNC信号无法保持为高逻辑电平的问题。

3. 排查AD9161寄存器的配置参数，未发现问题；

4. 检查AD9508时钟管理芯片的分频结果，未发现问题；

5. 检查ADF4351输出时钟的频率，未发现问题；

6. 当需要使用DAC内部内插模式实现IQ复信号的输出时，数据速率DataRate计算公式中的InterpolationFactor应代入2，否则计算出来的线速率将无法满足AD9161芯片手册中的时钟要求。

1. 使用FPGA的16路DDS产生余弦信号，并将该信号送至JESD的数据接口最终被AD9161输出，然而使用射频线连接AD9161的模拟输出接口与频谱仪输入接口时，后者的频谱分析界面上出现了大量峰值，如图3。
2. 

3. 图3  AD9161输出信号的频谱出现大量峰值