• 在进行原理图输入过程中，需要注意将设计分解为功能块，将所有相关组件放在同一页。例如，以太网相关的组件，通常运行在50MHz或更高频率，在原理图设计中应集中在同一页。
• 清晰标记高速连接和电源连接。差分信号和单端阻抗控制线必须在原理图上清晰标记。此外，需要指定高电流迹线和电压。这将有助于PCB设计师决定组件布置和布线策略。
• 在确认电路原理图后，验证和批准BOM（物料清单）。
• PCB布局设计之前，正确评估设计的高速性质和复杂性。基于这些评估，选择适当的PCB技术并设计堆栈结构。
• 创建组件封装、设置DRC参数（如走线宽度、走线间距、过孔垫片）、识别和设置控制阻抗走线的规则、组件布置和布线。
• 完成布置和布线时，考虑到所有减少信号完整性问题和电磁干扰的最佳实施方案。
• PCB设计确保设计可制造，并能够成功组装。因此，在制造之前，设计师应从制造可行性（DFM）和组装设计（DFA）的角度彻底审查设计。
• 系统设计人员必须确定设计是否是高速设计：
  • 电路中最高速信号的最大频率（Fm）。
  • 电路中数字信号的最快上升（或下降）时间（Tr）。
  • 电路中适用于信号的最大数据传输率（DTR）。
  • Fm ≈ 0.5 / Tr ≈ 2.5 DTR
  • 作为一个粗略的经验法则，如果信号中的最高频率内容 Fm 大于50MHz，就应该将其视为高速设计。
• 不同的PCB材料对应的速度和传播延时
  • 波长: λm = v / Fm
  • 速度v = speed of signals on a PCB ≈ (11.8 inch/ns)
  • $E_{reff}$ = PCB material的有效介电常数
  • 传播延时 $t_{pd}=1/v$

好的，这里是翻译：

表4. 六层PCB可能的板层堆叠

• 经验法则是：如果互连长度 $l<\frac{{\lambda }_m}{12}$，则我们不需要将其视为高速互连。如果$l\ge \frac{{\lambda }_m}{12}$，则我们需要将其视为高速互连。

• 除了高速设计的考虑之外，我们还需要评估设计的复杂性，因为它也需要特殊的设计考虑。设计复杂性的主要因素有：

  • 元件密度（元件数量/板子尺寸）
  • 需要的布线密度
  • 高引脚数器件的引脚间距，例如BGA：
  • 精细间距BGA（0.5mm，0.4mm间距）超过16个引脚。这些通常需要盲孔和埋孔来实现适当的IO扇出。
  • BGA的引脚数量超过250
  • 接口类型：HDMI，千兆以太网，DDR3等
  • 小尺寸板（1"x 1"）有超过50个元件
  • 大尺寸板有超过500个元件
  • 需要阻抗控制的设计，100Ω差分线，50Ω单端线，超过500个元件
  • 元件引脚密度超过每平方英寸110个引脚（每平方厘米17个引脚）
  • 元件密度超过每平方英寸10个元件（每平方厘米1.55个元件）
  • 电路需要混合技术的数字，射频（RF）或模拟技术
  • 需要混合材料构建的板
  • 具有严格电气约束的板
  • 根据复杂性，层数为8到12层或更多的板

• 信号的完整性（Signal Integrity）

  • 所有信号在其中传播时无失真。
  • 其设备和互连不会受到外部电噪声和电磁干扰（EMI）的影响，符合或优于法规标准。
  • 它不会在其他与之连接的电路/电缆/产品或其周围的电气产品中产生、引入或辐射EMI，符合或优于法规标准。

• 线路阻抗不连续的原因

  • 当信号在路径中遇到过孔时。
  • 当信号分支成两条或多条线路时。
  • 当信号回流路径平面遇到不连续性（例如分裂）时。
  • 当线路支线连接到信号线并且支线长度为驱动器切换速度波长的1/4时。
  • 当信号线从源端开始时。
  • 当信号线在接收端终止时。
  • 当信号和回流路径连接到连接器引脚时。

• 信号上升时间越快，阻抗不连续性造成的信号失真就越大。

• 通过以下方式来最小化由线路阻抗不连续性引起的信号失真：

  • 使用更小的微孔和高密度互连（HDI）PCB技术，减少由过孔和过孔支线引起的不连续性影响。
  • 减少线路支线的长度。
  • 在信号在多个位置使用时，采用串联排布而不是多点分支。
  • 在源端使用适当的终端电阻。
  • 使用差分信号和紧密耦合的差分对，这些对于信号回流路径平面的不连续性更具抵抗力。

• 保持恒定阻抗。

• 保持良好的接地分级。

• 使用串联终端电阻，并将其放置在靠近信号源点的位置。

• 互电容

  • 当两条走线平行运行，并被介质隔开时，它们表现得像电容器的平行板。当这两条走线处于不同电压时，它们之间会产生电场。其中一条走线电压的变化会由于电场的变化在另一条走线中感应电流。这两条走线之间的电容称为互电容。

• 互感

  • 一条载有电流的走线周围会形成磁场。如果有另一条靠近第一条走线且也携带电流的走线，那么第一条走线的磁场将与第二条走线发生耦合。根据法拉第电磁感应定律，如果第一条走线的电流发生变化，其磁场也会随之变化，从而在第二条走线中感应出电压。由于磁场耦合走线而产生的电感称为互感。

• 减少串扰和开关噪声的技术方法包括：

  • 在允许的布线限制下增加信号线之间的间距。空间中的能量大小随距离的平方减少。
  • 在设计传输线时，导体应尽可能靠近地平面。这样能够将传输线紧密地耦合到地平面上，并将其与相邻信号解耦。
  • 在可能的情况下实施差分布线技术。
  • 为避免耦合，信号应在不同层上正交地布线。
  • 减少信号之间的平行走线长度。
  • 增加相邻信号线之间的间距。
  • 使用较低介电常数的PCB材料。
  • 使信号返回路径尽可能宽且均匀，避免分裂的返回路径。
  • 使用差分信号和紧密耦合的差分对，这些对串扰具有更高的抗性。

• 信号线Bus中的偏移可以通过信号延迟匹配来最小化，主要是通过走线长度匹配来实现。

• 减少地面反弹的技术：

  • 使用去耦电容连接到局部地面
  • 包含串联的限流电阻
  • 将去耦电容靠近引脚处
  • 保证地面布线良好

• 电源和地面平面应尽可能靠近放置。

• 在电源和地面导轨之间使用多个低电感去耦电容，并尽可能靠近设备的电源和地面引脚处。

• 使用引脚短的器件封装。

• 对于单端信号辐射远场强度随频率线性增加，而对于差分信号则呈平方增加。

• 控制阻抗的方法

  • 控制介电层厚度，设计者向制造商提供了控制的介电层堆叠方案。
  • 走线宽度
  • 间距

• 不同协议走线的阻抗的要求
  

• 在电路原理图中，工程师应指定控制阻抗信号，并应将网络分类为差分对（100Ω、90Ω或85Ω）或单端网络（40Ω、50Ω、55Ω、60Ω或75Ω）。为了更清晰，设计者可以在原理图中差分对信号的网络名称后附加N或P。此外，特殊的控制阻抗布局指南（如果有的话）必须在原理图或专用的“Read me”文件中指定。

• 对称并同时布线差分对，并始终保持信号平行

• 接地过渡孔：接地过渡孔是专门放置的孔，用于连接不同层的地平面。这些孔用于提供低阻抗路径，连接不同的地参考。它们有效地桥接了地平面之间的间隙，以维持差分信号的连续和稳定的地参考。

• 为不同阻抗的走线和差分对创建分类和规则。

• 组件或过孔不应放置在差分对之间，差分对信号之间的组件和过孔会造成阻抗的不连续性，可能导致信号完整性问题。

• 如果高速差分对需要串联耦合电容，则需要对称放置。电容会产生阻抗不连续性，因此对称放置它们将减少信号中的不连续性。

• 设计者应尽量减少在差分对中使用过孔，如果必须使用过孔，需对称放置以最小化不连续性。

• 不要在平面和PCB边界处布线高速信号。

• 保持同一组高速信号在同一层上，以避免传播延迟中的偏斜。

• 组成差分对的走线长度需要非常精确地匹配。

• 匹配差分对的蚀刻长度并尽可能靠近焊盘不匹配（不对称）的那一端添加蛇形走线。

• 蛇形走位时，两线的最大距离小于2倍的两线的正常距离，单次蛇形走位的长度小于3倍的线宽。

• 当差分线转弯时，在靠近转弯处添加蛇形走位，以尽快处理长度的不匹配。

• 高速信号不能在分隔的平面上走线，尽量采用完整的接地平面

• 当过孔靠在一起时，它们会在参考平面中形成空洞。为了最小化这些大空洞，设计者应该交错布置过孔，以允许足够的平面供给在过孔之间。

• 如果高速差分对或单端信号切换层次，设计者应该在层次变化的过孔附近添加串联地平面的过孔。这也可以让回流电流切换地平面。

• 区别阻抗控制的线宽和其它线宽

• 设计者应将高速信号布线在顶层或底层。同时，相邻层必须提供完整的地参考平面。如果没有相邻层，阻抗将会非常高。内部层可以用于电源层和其他信号布线目的。

• 每种介质层的介电厚度应小于10毫米，否则会增加最终厚度变化的可能性。应避免使用树脂含量非常低、玻璃含量高的介质层。

• 差分对中两条走线之间的间距不应超过走线宽度的两倍。例如，4毫米的差分对走线不应该有超过8毫米的间距。此外，走线宽度不应超过目标信号层与最近参考层之间介电层厚度的两倍。