智芯开发板----时钟的使用

news2024/11/17 17:53:17

一、开发板时钟概述

介绍 Z20K11xM 的时钟结构，分布以及各个外设时钟源的选择。SCC 模块用于选择系统时钟，产生 core clock、bus clock 和 flash clock，分别用于驱动 core 及高速外设、普通外设和 flash。PARCC 模块用于单独设置每个外设的功能时钟，通过时钟选通使能或禁用某个外设。

二、时钟结构

如图 1 所示，Z20K11xM 有 4 个基本时钟源：FIRC64M、OSC40M（按使用晶振其频率输出范围为 4–40M）、OSC32K 和 LPO32K，系统时钟和外设功能时钟可以从这些基本时钟源或其派生时钟中选择。

三、系统时钟

（1）设置要求

通过 SCC 模块可从 FIRC64M 和 OSC40M 中选择一路 clock 作为系统时钟，并设置 core clock、bus clock 和 flash clock 的分频，注意 bus clock 和 flash clock 先经过 core clock 的分频，再各自分频，设置要求如下：

①core clock 和 bus clock 需小于或等于 64M；

② flash clock 需设置为 8M，用于 flash 擦除，编程等操作。

（2）SDK接口

Z20K11xM 复位后，默认选择 FIRC64M 作为系统时钟，Core clock 默认 2 分频为 32M，bus clock 默认 2 分频为 16M，flash clock 默认 4 分频为 8M。通过 SDK 接口设置系统时钟示例如下：

①调用 CLK_SysClkSrc(CLK_SRC_FIRC64M)设置系统时钟为 FIRC64M；

②调用CLK_SetClkDivider(CLK_CORE, CLK_DIV_1)设置 core clock 频率为 64M；

③调用CLK_SetClkDivider(CLK_BUS, CLK_DIV_1)设置 bus clock 频率为64M

④调用 CLK_SetClkDivider(CLK_SLOW, CLK_DIV_8)设置 flash clock 频率为8M。

四、外设功能时钟

PARCC 模块用于外设使能或禁用，外设功能时钟的选择及分频。外设功能时钟可从 FIRC64M、OSC40M、OSC32K 和 LPO32K 中选择，部分外设如 SRAM、FLASH、 CMP、CRC、DMA、TMU、HWDIV、REGFILE、GPIO 等的功能时钟是固定的，不需要设置。

（1）SDK接口

①通过 CLK_ModuleSrc(CLK_Module_t module, CLK_Src_t clockSource) 接口选择外设功能时钟；

② 通过 CLK_SetClkDivider(CLK_Module_t module, CLK_Divider_t divider)接口设置外设功能时钟分频；

③ 通过 SYSCTRL_EnableModule(SYSCTRL_Module_t mod)接口使能外设。

（2）WDOG

① 可选功能时钟：FIRC64M、OSC40M、bus clock、LPO32K，通过 WDOG_CS 选择；

②默认功能时钟：LPO32K；

③ 限制条件：功能时钟频率需小于 bus clock 频率。

（3）EWDT

①可选功能时钟：FIRC64M、OSC40M、OSC32K、LPO32K；

②默认功能时钟：OFF；

③限制条件：功能时钟频率需小于 bus clock 频率。

（4）STIM

①可选功能时钟：FIRC64M、OSC40M、OSC32K、LPO32K；

② 默认功能时钟：OFF；

③ 限制条件：无。

（5）TIM

①可选功能时钟：FIRC64M、OSC40M、OSC32K、LPO32K，注意 TIM2 的功能时钟选择及分频与 TIM0 的设置一致；

② 默认功能时钟：OFF；

③限制条件：TIM 的计数时钟可从系统时钟、外部输入时钟或功能时钟中选择，当选择外部输入时钟或功能时钟时，频率需小于系统时钟的¼ 。