FPGA时钟资源详解（1）——时钟Buffer的选择

FPGA时钟系列文章总览：
FPGA原理与结构（14）——时钟资源https://ztzhang.blog.csdn.net/article/details/132307564

一、概述

二、时钟Buffer的选择

2.1 BUFG

2.2 BUFR 和 BUFIO

2.2.1 源同步接口的支持

2.2.2 扩展时钟域转换功能

2.2.3 BUFR 作为简单的时钟分频器

2.3 BUFH

2.3.1 BUFH 的关键特性

2.3.2 应用场景

三、总结

3.1 BUFG（全局时钟缓冲器）

3.2 BUFH（区域时钟缓冲器）

3.3 BUFR（区域时钟缓冲器）

3.4 BUFIO（输入/输出时钟缓冲器）

3.5 BUFMR/BUFMRCE（多区域时钟缓冲器）

3.6 选择考虑因素

一、概述

本文的内容主要针对的是xilinx的7系列FPGA,7系列的FPGA提供了多种时钟路由资源来支持助设计者实现各种各样的时钟方案和需求。为了最好地利用时钟路由资源，我们需要了解如何将用户时钟从PCB获取到FPGA，判断哪些时钟路由资源是最优的，然后通过使用适当的I/O和时钟缓冲器来访问这些时钟路由资源。

二、时钟Buffer的选择

7系列的FPGA有着一套丰富的时钟资源。各种buffer类型、时钟输入引脚和时钟连接可以满足多种应用场景。选择合适的时钟资源能够提高路由效率、整体性能和FPGA的资源利用。

2.1 BUFG

BUFGCTRL (也就是我们常说的BUFG)是最常用的时钟路由资源。这些真正的全局时钟可以连接到设备上的每个时钟点。然而，在某些情况下，由于性能、功能或时钟资源可用性的原因，使用其他时钟buffer更为有利。在以下的情况中，使用BUFG是最优的：

全局设计范围与功能定位：在大型FPGA设计中，某些设计部分可能需要跨越设备的大面积，而功能的局部化（即将相关功能集中在设备的特定区域内）可能无法实现。这种情况通常需要特别考虑时钟分配和信号完整性，以确保整个设计的性能和可靠性。
硬件功能块：像块RAM、DSP单元或集成IP这样的硬件功能块可能会跨越多个时钟区域，它们可能是级联的，或需要与不在附近的CLBs（可配置逻辑块）连接。在这种情况下，设计者需要仔细规划信号路径和时钟网络，以最小化延迟和干扰，同时优化资源利用率。
时钟切换：应用程序可能需要从停止的时钟切换到另一个时钟，或选择不同频率的时钟（例如，为了降低功耗）。这种切换可以是同步的（无抖动）或异步的。同步切换需要确保在切换过程中不会产生时钟信号的抖动，从而避免影响到正在运行的逻辑。异步切换则不需要时钟之间保持同步，但可能需要额外的逻辑来管理时钟域之间的信号传递。
时钟使能（CE）功能：时钟使能（CE）功能可以在非操作期间用来减少功耗。然而，在大多数情况下，不应依赖CE功能来模拟真正的CE逻辑函数，因为时钟元素的CE延迟限制可能会影响时序。设计者应考虑其他策略来实现功耗优化，例如使用低功耗时钟或在不需要时禁用特定逻辑部分的时钟。
CE实现时钟同步：时钟使能（CE）功能在 FPGA 设计中有多种用途，其中一个重要应用是在设备启动后同步初始化的时钟元素。这是指在 FPGA 上电并开始运行后，使用 CE 信号来启动或重置特定的时钟网络或时钟相关的逻辑单元，以确保系统中的各个部分能够在正确的时刻同步工作。

2.2 BUFR 和 BUFIO

BUFR（Buffer for Regional Clocks）和 BUFIO（Buffer for Input/Output Clocks）的组合主要用于支持源同步接口。这种设计允许在 FPGA 内实现高性能的数据传输和时钟域转换，尤其是在处理高速信号和需要精确时序控制的应用场景中。

2.2.1 源同步接口的支持

BUFIO 用于驱动 SelectIOs 的高速侧，这是直接连接到 FPGA 外部接口的时钟。BUFIO 提供了低延迟和高精度的时钟，适用于高速数据传输。
BUFR 用于驱动较低速度的反序列化/序列化侧进入 FPGA 逻辑，提供时钟域转换功能。这使得 FPGA 内部逻辑能够以较低的速度处理经过反序列化的数据，同时保持与外部高速数据接口的同步。

2.2.2 扩展时钟域转换功能

对于需要更多逻辑和/或 I/Os 的接口，超出单一时钟区域的能力，可以使用 BUFMR（或带有时钟使能功能的 BUFMRCE）将时钟域转换功能扩展到上下相邻的时钟区域。BUFMR 用于在多个时钟区域之间传播时钟，确保时钟的一致性和同步。

2.2.3 BUFR 作为简单的时钟分频器

在某些应用中，需要分频的时钟与源同步 I/O 用例无关时，如果无法使用 MMCM（混合模式时钟管理器）/PLL（相位锁定环）或这些资源不可用于频率分频功能，可以将 BUFR 作为简单的时钟分频器使用。这种情况下，需要特别注意时序和偏差，因为这不是 BUFR 的主要用途。

总之，BUFR 和 BUFIO 的组合提供了灵活而强大的时钟管理能力，特别是在需要源同步和精确时钟控制的高速接口设计中。

2.3 BUFH

BUFH是一种用于在局部区域内分配时钟信号的缓冲器。它适用于对局部逻辑或时钟区域内的小范围网络进行时钟分配。

2.3.1 BUFH 的关键特性

区域基础上的全局时钟资源：BUFH 类似于全局时钟资源，但其作用范围限定在两个水平区域内，适用于需要局部时钟信号的设计场景。
反馈到 MMCM/PLL：BUFH 能够作为 MMCM（混合模式时钟管理器）或 PLL（相位锁定环）的反馈，可以补偿时钟插入延迟。
动态功耗降低：BUFH 提供了时钟使能引脚（BUFHCE），当相关逻辑或接口未激活时，可以用来减少动态功耗。这个时钟使能特性允许在每个时钟周期的基础上提供门控时钟。
改善偏斜特性：类似于全局时钟树，BUFH 也可以连接到 CLB（可配置逻辑块）中的非时钟资源（如使能/重置），但提供了更好的偏斜特性。
同步启动时钟元素：BUFH 还可用于时钟区域内时钟元素的同步启动，确保区域内的时钟同步。

2.3.2 应用场景

局部逻辑或接口定位：当接口或逻辑云可以局部化到一个或两个水平相邻的时钟区域时，BUFH 是首选的时钟资源。
降低动态功耗：通过使用 BUFHCE 引脚，设计师可以在逻辑或接口及其相关逻辑未活动时，通过门控时钟来降低动态功耗。
时钟网络优化：在设计需要优化时钟网络，特别是在需要控制时钟偏斜和减少延迟的应用中，BUFH 提供了一种有效的解决方案。

总的来说，BUFH 在 FPGA 设计中是一种灵活且高效的时钟管理资源，特别适合于需要局部时钟分配和管理的应用。通过合理使用 BUFH，设计师可以在保证性能的同时，优化时钟网络的设计，减少功耗，并提高整体设计的可靠性和稳定性。

三、总结

在 FPGA 设计中，正确选择时钟缓冲器（Buffer）是确保时钟网络性能和设计稳定性的关键。Xilinx FPGA 提供了几种类型的时钟缓冲器，每种缓冲器针对不同的设计需求和应用场景。在上文中，我们已经给出了官方给出的各个Buffer的适用场景说明。但在实际应用中，大部分情况下，我们都不需要了解这么多。下面给出一些总结性的通用认识：