Vivado使用记录（未完待续）

一、Zynq开发流程

二、软件安装

三、软件使用

字体大小修改：Setting、Font

四、Vivado基本开发流程

1、创建工程

Quick Start 组包含有 Create Project（创建工程）、 Open Project（打开工程）、 Open Example Project（打开实例工程）。
Tasks 组包含有 Manage IP（管理 IP）、 Open Hardware Manager（打开硬件管理器）、 Xilinx Tcl Store（ Tcl 脚本存储库）。
Learning Center 组包含有 Documentation and Tutorials（文档和教程）、 Quick Take Videos（快速上手视频）、 Release Notes Guide（发布注释向导）。

xc 代表 Xilinx 公司， 7z 代表是 7 系列 Zynq 芯片， 015 为芯片编号，clg 代表封装工艺， 485 代表封装的引脚个数为 485 个， -2 代表芯片速度等级为2。

对于软件的各个功能，只需将光标放在对应功能选项上，便会在左下角出现相应的说明。

2、添加源文件

（1）在 Flow Navigator 下，找到 Project Manager 并展开，单击 ProjectManager 下的 Add Sources 选项；或者在 Sources 面板下单击按钮。

（2）Add or Create Constraints（添加或者创建约束）；Add or Create Design Sources（添加或者创建设计源文件）；Add or Create Simulation Sources（添加或者创建仿真文件）；

（3）Add Files 来选择添加本地现有的源文件，或单击Create File 按钮来创建一个新的源文件。

（4）在该对话框中选择文件的类型和输入文件的名字。OK->Finish。

（5）在Define Moudle此处添加设计源文件中的顶层端口信号。OK

（6）添加源文件完成，led_flash.v。双击led_flash.v查看程序。

（7）补全代码

module led_flash(
    input clk,
    input rst_n,
    output reg led
    );
    reg[25:0] cnt;
    
    always @ (posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            cnt <= 26'd0;
        else if (cnt <= 26'd49_999_999)
            cnt <= cnt + 1'd1;
        else
            cnt <= 26'd0;
    end
    
    always @ (posedge clk or negedge rst_n)
    begin
    if(!rst_n)
        led <= 1'd0;
    else if (cnt <= 26'd49_999_999)
        led <= ~led;
    else
        led <= led;
    end
endmodule

3、RTL描述与分析

Verilog语法错误在编写的过程中会自动检测。RTL 描述与分析功能可以对工程的 RTL结构、语法进行查看，进而可以分析并修正逻辑上的错误。

（1）在 Flow Navigator 下，找到 RTL Analysis，并展开。单击Open Elaborated Design，打开 Elaborated Design。可以看到 Open Elaborated Design 标题变为 Elaborated Design。等运行完成。

（2）Schematic（ RTL 原理图）

4、激励创建与仿真测试

5、设计综合

（1）在 Flow Navigator 窗口下，找到 Synthesis 并展开。在展开项中，单击 Run Synthesis 开始对设计进行综合。

（2）当综合完成后，出现 Synthesis Completed 对话框。可以选择 Open Synthesis Design 来打开综合后的设计进行观察，单击 OK按钮。

（3）如果之前打开了 Elaborated Design，会出现关闭 Elaborated Design的提示对话框。单击 Yes 按钮即可。

（4）在设计综合完成后的 Synthesis 展开项中工具会列出诸多可以在当前设计下进行的操作。注意在流程向导窗口中 Synthesis下的 Open Synthesized Design 在综合完成并打开设计后变为 Synthesized Design。出来一大堆东西。

（5）在打开 Synthesis Design 后，默认打开 Schematic 视图，如图所示。如果没有打开，在 Synthesis Design 下单击 Schematic 即可打开。显然，在综合后的原理图视图中，电路网表即采用 FPGA 器件中拥有的基本元件来搭建了，如图中的 LUT6 查找表。

（6）查看 LUT6 的内部映射关系。在原理图窗口内选择 LUT6 对应的 Cell。在 Sources 窗口下方的 Cell Properties 窗口中，选择 Truth Table，可以看到逻辑表达式 O=!I5 + !I0 & !I1 & I5 + !I0 & I1 &I2 & !I4 + !I0 & !I2 & I3 & !I4 以及真值表映射关系。

（7）单击 Synthesis Design 下的 Report Utilization 选项。出现 Report Utilization 对话框，如图所示。通过 Report Utilization 功能，我们可以得到工具针对当前设计的资源利用率的详细报告。单击 OK 按钮。 Vivado 开始计算该设计的资源消耗量。

（8）在 Vivado 下方打开了 Utilization-utilization_1 标签窗口。如图所示，给出了该设计的资源利用率：

（9）在查看 Schematic 视图时，不同的阶段，得到的图的体系结构不一定相同，RTL 级别、 Synthesized Design 级别、 Implementation 级别，不一定相同。

6、添加设计约束

FPGA 设计需要在工具中指定对应的 IO 引脚位置以及输入时钟的信息，即需要用户对 IO 进行约
束以及进行时钟周期等时序约束。

（1）在综合完成后的设计上点击 Open Synthesized Design 来打开综合后的设计；在菜单栏视图处下拉 I/O Planning view 点击进入 IO 规划视图界面。

（2）选择之后会进入 IO分配界面，该界面可用于分配 IO引脚、约束引脚电平、设置驱动强度等等，这里我们需要为设计中的输入输出信号分配 IO 引脚并约束电平。通过原理图查看信号，分配到正确的引脚。左上角保存。

7、设计实现

（1)优化设计 Opt Design : 针对所选器件，对逻辑设计进行优化，以便达到最优实现；
（2)功耗优化设计 Power Opt Design (可选):从降低功耗的角度，对逻辑设计进行优化；
（3)布局设计 Place Design(必选):将设计网表在所选器件上进行布局；
（4)布局后功耗优化 Post-Place Power Opt Design (可选):在布局之后的网表基础上优化功耗；
（5)布局后物理优化 Post-Place Phys Opt Design (可选):在布局之后的网表基础上进行物理优化，主要针对时序性能；
（6)布线设计 Route Design(必选): 在布局后的设计上，进行布线；
（7)布线后物理优化 Post-Route Phys Opt Design (可选):在布线后的设计上，参考布线后的设计延时，对逻辑、布局、布线等情况再次进行优化。

具体步骤：

（1）在 Flow Navigator 下找到并展开 Implementation，如图所示。单击 Run Implementation 选项，开始执行实现过程。