module ADDER（
input [5：0]A，
input [5：0]B，output[6：0]Q
）；
assign Q= A+B；endmodule
综合结果如下图所示：
使用了6个Lut，，6个LUT分布在竖直的两个Slice中
因此当一个CLB里面的LUT不足以完成加法运算的时候，通过进位链逻辑电路，可以实现多个Sclice级联完
FPGA之带有进位逻辑的加法运算
news2024/10/7 8:28:20
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