Verilog刷题笔记35

news2024/10/4 14:33:01

题目:
Create a 1-bit wide, 256-to-1 multiplexer. The 256 inputs are all packed into a single 256-bit input vector. sel=0 should select in[0], sel=1 selects bits in[1], sel=2 selects bits in[2], etc.
在这里插入图片描述
解法:

module top_module( 
    input [255:0] in,
    input [7:0] sel,
    output out );


    assign out=in[sel];
endmodule

结果正确:
在这里插入图片描述
注意点:注意该种赋值的技巧方法。

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