计算机组成原理实验——三、存储器实验

news2024/11/15 19:42:05

一、实验目的

1.掌握存储器的工作原理和接口。
2.掌握存储器的实现方法和初始化方法。
3.掌握RISC-V中存储器的存取方式。

二、实验内容

1.利用vivado IP核创建6432的ROM，并在 系数文件中设置数据为123489ab；
2.利用vivado IP核创建6432的RAM，并在 其上封装一个模块，使得其能完成risc-v 的load/store指令功能。
3.将ROM中的数据读出并保存到RAM中。
4.识别code编码对应的load指令将该数据 从RAM中读出来，结果显示数据的 [31:28][15:12][7:4]。
31:28 15:12 7:4
可选：用七段数码管显示该数据的全部 32位。

三、实验程序

rom
请添加图片描述
ram
请添加图片描述
ins
请添加图片描述
NEWRAM.v

module NEWRAM(
    input [5:0] maddr,
    input [31:0] mwdata,
    input clk,
    input we,
    input [2:0] mm,
    output [31:0] mdata
    );
    wire [31:0] tmp,tmp_b,tmp_h,tmp_bu,tmp_hu;
    wire [31:0] tmp_mwdata;
    dataRAM dr(.a(maddr),.d(tmp_mwdata),.clk(clk),.we(we),.spo(tmp));
    wire lb,lh,lw,lbu,lhu,sb,sh,sw;
    // 识别出各类读写方法
    assign lb=~(|mm);               // 000
    assign lh=~(|mm[2:1])&mm[0];    // 001
    assign lw=mm[2]&~(|mm[1:0]);    // 100
    assign lbu=~mm[2]&mm[1]&~mm[0]; // 010
    assign lhu=~mm[2]&(&mm[1:0]);   // 011
    assign sb=mm[2]&~mm[1]&mm[0];   // 101
    assign sh=(&mm[2:1])&~mm[0];    // 110
    assign sw=&mm;                  // 111
    // 读数据
    assign tmp_b={{24{tmp[7]}},tmp[7:0]};
    assign tmp_h={{16{tmp[15]}},tmp[15:0]};
    assign tmp_bu={24'b0,tmp[7:0]};
    assign tmp_hu={16'b0,tmp[15:0]};
    assign mdata={32{lb}}&tmp_b|
                 {32{lh}}&tmp_h|
                 {32{lw}}&tmp|
                 {32{lbu}}&tmp_bu|
                 {32{lhu}}&tmp_hu;
     // 写数据
     assign tmp_mwdata={32{sb}}&{24'b0, mwdata[7:0]}|
                       {32{sh}}&{16'b0, mwdata[15:0]}|
                       {32{sw}}&mwdata;
endmodule

div.v（分频器）

module div(
    input clk,
    output clk_new
    );
    reg[17:0] q = 18'b0;
    always @(posedge clk)
    begin
        q=q+1'b1;
    end
    assign clk_new=q[17];
endmodule

seven.v（七段数码管）

module seven(
    input [3:0] data,
    output reg[6:0] out
    );
  always @(*)
  case (data)
      4'b0000:out = 7'b1111110; // 7e
      4'b0001:out = 7'b0110000; // 30
      4'b0010:out = 7'b1101101; // 6d
      4'b0011:out = 7'b1111001; // 79
      4'b0100:out = 7'b0110011; // 33
      4'b0101:out = 7'b1011011; // 5b
      4'b0110:out = 7'b1011111; // 5f
      4'b0111:out = 7'b1110000; // 70
      4'b1000:out = 7'b1111111; // 7f
      4'b1001:out = 7'b1111011; // 7b
      4'b1010:out = 7'b1110111; // 77
      4'b1011:out = 7'b0011111; // 1f
      4'b1100:out = 7'b1001110; // 4e
      4'b1101:out = 7'b0111101; // 3d
      4'b1110:out = 7'b1001111; // 4f
      4'b1111:out = 7'b1000111; // 47
      default:out = 7'b1111110; //7e
  endcase 
endmodule

show.v（七段数码管显示）

module show(
    input rst,
    input clk,
    input [31:0] result,
    output reg[3:0] an1,
    output reg[3:0] an2,
    output [6:0] out1,
    output [6:0] out2
    );
    wire clk_new;
    div mydiv(.clk(clk),.clk_new(clk_new));
    reg [3:0] data1,data2;
    reg [1:0] cur_state,nex_state;
    // 状态转移
    always @(posedge clk_new)
//    always @(posedge clk)
    begin
        if(!rst)
            cur_state<=2'b00;
        else
            cur_state<=nex_state;
    end
    // 状态转移条件
    always @(*)
    begin
        case(cur_state)
            2'b00:
                nex_state<=2'b01;
            2'b01:
                nex_state<=2'b10;
            2'b10:
                nex_state<=2'b11;
            2'b11:
                nex_state<=2'b00;
        endcase
    end
    // 状态输出
    always @(posedge clk_new)
//    always @(posedge clk)
    begin
        case(cur_state)
            2'b00:
            begin
                an1<=4'b0001;
                data1<=result[19:16];
                an2<=4'b0001;
                data2<=result[3:0];
            end
            2'b01:
            begin
                an1<=4'b0010;
                data1<=result[23:20];
                an2<=4'b0010;
                data2<=result[7:4];
            end
            2'b10:
            begin
                an1<=4'b0100;
                data1<=result[27:24];
                an2<=4'b0100;
                data2<=result[11:8];
            end
            2'b11:
            begin
                an1<=4'b1000;
                data1<=result[31:28];
                an2<=4'b1000;
                data2<=result[15:12];
            end
        endcase
    end 
    seven myseven1(.data(data1),.out(out1));
    seven myseven2(.data(data2),.out(out2));   
endmodule

top.v（不用数码管显示）

module top(
    input clk,
    input rst,
    input [2:0] code,
    output [31:0] result
    );
    wire [31:0] addr=32'b0;
    wire [31:0] outdata;
    wire [31:0] result;
    reg we;
    reg [31:0] count;
    always @(posedge clk)
    begin
        if (rst==1'b0)
        begin
            we<=1'b1;
            count<=1'b0;
        end
        else
            if (count>=32'b100)
                we<=1'b0;
            else
                count<=count+1;
    end
    rom myrom(.a(addr),.spo(outdata));
    NEWRAM nr(.maddr(addr),.mwdata(outdata),.clk(clk),.we(we),.mm(code),.mdata(result));
endmodule

top.v（用数码管显示）

module top(
    input clk,
    input rst,
    input [2:0] code,
    output [3:0] an1,
    output [3:0] an2,
    output [6:0] out1,
    output [6:0] out2
    );
    wire [31:0] addr=32'b0;
    wire [31:0] outdata;
    wire [31:0] result;
    reg we;
    reg [31:0] count;
    always @(posedge clk)
    begin
        if (rst==1'b0)
        begin
            we<=1'b1;
            count<=1'b0;
        end
        else
            if (count>=32'b100)
                we<=1'b0;
            else
                count<=count+1;
    end
    rom myrom(.a(addr),.spo(outdata));
    NEWRAM nr(.maddr(addr),.mwdata(outdata),.clk(clk),.we(we),.mm(code),.mdata(result));
    show myshow(.clk(clk),.rst(rst),.result(result),.an1(an1),.an2(an2),.out1(out1),.out2(out2));
endmodule

四、仿真程序

mysim.v（不用数码管显示）

module mysim(

    );
    reg clk=1'b0;
    reg rst=1'b0;   
    wire[31:0] result;
    always
        #10 clk=~clk;
    initial
        #11 rst=1'b1;
    reg[2:0] code=3'b011;
    top mytop(.clk(clk),.rst(rst),.code(code),.result(result));
endmodule

mysim.v（用数码管显示）

module mysim(

    );
    reg clk=1'b0;
    reg rst=1'b0;   
    wire [3:0] an1,an2;
    wire [6:0] out1,out2;
    always
        #10 clk=~clk;
    initial
        #11 rst=1'b1;
    reg[2:0] code=3'b011;
    top mytop(.clk(clk),.rst(rst),.code(code),.an1(an1),.an2(an2),.out1(out1),.out2(out2));
endmodule

五、仿真结果

不用数码管显示：
请添加图片描述

用数码管显示：
请添加图片描述

六、实验结果

用数码管显示
请添加图片描述
请添加图片描述
请添加图片描述
请添加图片描述
请添加图片描述

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：http://www.coloradmin.cn/o/131540.html

如若内容造成侵权/违法违规/事实不符，请联系多彩编程网进行投诉反馈，一经查实，立即删除！

相关文章

猿如意---初学者的一盏明灯---程序员的宝藏app

猿如意---初学者的一盏明灯---程序员的宝藏app

&#x1f680;write in front&#x1f680; &#x1f4dd;个人主页&#xff1a;认真写博客的夏目浅石. &#x1f381;欢迎各位→点赞&#x1f44d; 收藏⭐️ 留言&#x1f4dd;​ &#x1f4e3;系列专栏&#xff1a;我的CSDN活动之旅 &#x1f4ac;总结&#xff1a;希望你看完…
阅读更多...
Rabbit客户端操作不同交换机[包含延迟类型]

Rabbit客户端操作不同交换机[包含延迟类型]

文章目录一&#xff1a;direct-直投交换机0.0: 说明 --- 只有队列和交换机绑定&#xff0c;且routing key路由键一致才会收到消息1.1: 先后创建两个队列1.2: 队列绑定Direct交换机&#xff0c;和routing key1.3: 未指明路由键&#xff1a;1.4: 指明路由键1.5: 两个队列绑定一个…
阅读更多...
Python中基本输入和输出

Python中基本输入和输出

文章目录前言一、使用input()函数输入二、使用print()函数输出前言 从我们接触第一个Python程序开始&#xff0c;就一直在使用 print() 函数向屏幕上输出一些字符&#xff0c;如下图代码所示&#xff1a; print() 函数就是Python的基本输出函数。那既然有输出&#xff0c;肯定…
阅读更多...
[牛客复盘] 牛客2022跨年场 20221212

[牛客复盘] 牛客2022跨年场 20221212

[牛客复盘] 牛客2022跨年场 20221212 一、本周周赛总结二、 A 猜群名1. 题目描述2. 思路分析3. 代码实现三、B 分赃1. 题目描述2. 思路分析3. 代码实现四、C 翻卡牌1. 题目描述2. 思路分析3. 代码实现五、D ygg的分数运算1. 题目描述2. 思路分析3. 代码实现六、E 摇色子1. 题目…
阅读更多...
多线程生产者消费者——分别使用条件变量、信号量实现

多线程生产者消费者——分别使用条件变量、信号量实现

生产者消费者 概念 生产者消费者模式就是通过一个容器来解决生产者和消费者的强耦合问题。生产者和消费者彼此之间不直接通讯&#xff0c;而通过阻塞队列来进行通讯&#xff0c;所以生产者生产完数据之后不用等待消费者处理&#xff0c;直接扔给阻塞队列&#xff0c;消费者不…
阅读更多...
超好用！win10安装Eiseg标注软件及使用（CPU版本）

超好用！win10安装Eiseg标注软件及使用（CPU版本）

写在前面的话 众所周知&#xff0c;标注分割掩膜的软件一般使用labelme&#xff0c;但是一个一个点太麻烦了&#xff0c;工作量太大&#xff0c;&#xff0c;之前&#xff0c;我的思路就是先标少量的数据然后训练个初始模型&#xff0c;再用初始模型对剩下的图像预测掩膜&…
阅读更多...
【闲聊杂谈】深入理解Spring Security设计原理

【闲聊杂谈】深入理解Spring Security设计原理

1、什么是Spring Security 顾名思义&#xff0c;Security的意思是安全&#xff0c;本质上就是一个很纯粹的权限管理框架&#xff0c;提供认证和授权两大核心功能。在目前主流的Spring生态中的项目&#xff0c;说到安全框架&#xff0c;基本上SpringSecurity是首选。当然&#…
阅读更多...
代码随想录算法训练营第四天｜24. 两两交换链表中的节点 、19.删除链表的倒数第N个节点、160.链表相交、142.环形链表II

代码随想录算法训练营第四天｜24. 两两交换链表中的节点 、19.删除链表的倒数第N个节点、160.链表相交、142.环形链表II

24. 两两交换链表中的节点 力扣题目链接(opens new window) 解析&#xff1a; 基础题&#xff0c;主要是要把握边界条件&#xff1a;由题可得&#xff0c;交换的节点两两一组&#xff0c;每交换完成一对&#xff0c;问题规模减2&#xff0c;也就是只剩一个或不剩节点时交换便结…
阅读更多...
ArcGIS基础实验操作100例--实验28地形图配准

ArcGIS基础实验操作100例--实验28地形图配准

本实验专栏参考自汤国安教授《地理信息系统基础实验操作100例》一书 实验平台&#xff1a;ArcGIS 10.6 实验数据&#xff1a;请访问实验1&#xff08;传送门&#xff09; 高级编辑篇--实验28 地形图配准 目录 一、实验背景 二、实验数据 三、实验步骤 &#xff08;1&#x…
阅读更多...
python中类的使用详解

python中类的使用详解

目录 一.类的定义和使用方法 成员变量和成员方法 成员方法的定义语法和self关键字 小结 二.类和对象 小结 三.属性&#xff08;成员变量&#xff09;的赋值 构造方法&#xff1a;_ _init_ _() 小结 一.类的定义和使用方法 可以使用类去封装属性&#xff0c;并基于类创建…
阅读更多...
一文弄懂Pytorch的DataLoader,Dataset,Sampler之间的关系

一文弄懂Pytorch的DataLoader,Dataset,Sampler之间的关系

很多文章都是从DatasetDatasetDataset等对象自下网上进行介绍的&#xff0c;但是对于初学者而言&#xff0c;其实这并不好理解&#xff0c;因为有时候&#xff0c;会不自觉的陷入到一些细枝末节中去&#xff0c;而不能把握重点&#xff0c;所以本文将自上而下的对PytorchPytorc…
阅读更多...
HCIP第四天

HCIP第四天

HCIP实验配置一&#xff0c;实验要求二&#xff0c;172.16.0.0/16地址的划分三&#xff0c;搭建拓扑图四&#xff0c;配置IP地址和环回地址五&#xff0c;宣告并配置缺省路由下放&#xff0c;使用NAT技术六&#xff0c;R5中心站点配置隧道和静态IP七&#xff0c;R6分支站点的配…
阅读更多...
canvas在小程序里写小游戏

canvas在小程序里写小游戏

最近接了个小需求需要写个小游戏&#xff0c;由简单的帧动画加上碰撞相关的处理&#xff0c;组成。具体页面信息如下图 具体的游戏步骤&#xff0c;是通过长按按钮蓄力&#xff0c;松开时卡通人物跳起&#xff0c;卡通人物跳起碰撞到上面的元宝等元素的得分&#xff0c;这里我们…
阅读更多...
笔试题之编写SQL分析门店销售情况

笔试题之编写SQL分析门店销售情况

销售员、客户、产品 文章目录前言一、SQL题目二、解答方法&#xff08;一&#xff09;建表插入测试数据&#xff08;二&#xff09;第一题解答&#xff08;三&#xff09;第二题解答&#xff08;四&#xff09;第三题解答总结前言 分享本人遇到的笔试真题与解法&#xff0c;并…
阅读更多...
MATLAB算法实战应用案例精讲-【人工智能】语义分割(附实战应用案例及代码)

MATLAB算法实战应用案例精讲-【人工智能】语义分割(附实战应用案例及代码)

前言 语义分割是一种典型的计算机视觉问题，其涉及将一些原始数据（例如，平面图像）作为输入并将它们转换为具有突出显示的感兴趣区域的掩模。许多人使用术语全像素语义分割（full-pixel semantic segmentation），其中图像中的每个像素根据其所属的感兴趣对象被分配类别ID。…
阅读更多...
[ XSS-labs通关宝典 ] xss-labs 通关宝典之 less1 - less5

[ XSS-labs通关宝典 ] xss-labs 通关宝典之 less1 - less5

&#x1f36c; 博主介绍 &#x1f468;‍&#x1f393; 博主介绍&#xff1a;大家好&#xff0c;我是 _PowerShell &#xff0c;很高兴认识大家~ ✨主攻领域&#xff1a;【渗透领域】【数据通信】 【通讯安全】 【web安全】【面试分析】 &#x1f389;点赞➕评论➕收藏 养成习…
阅读更多...
前端常见问题汇总（十）

前端常见问题汇总（十）

一、HTTP1.0和HTTP2.0的区别 http1.0&#xff1a;每次请求都需要重新建立tcp连接&#xff0c;请求完后立即断开与服务器连接&#xff0c;这很大程度造成了性能上的缺陷&#xff0c;http1.0被抱怨最多的就是连接无法复用。 http1.1&#xff1a;引入了长连接&#xff08;keep-al…
阅读更多...
麒麟系统虚拟机安装教程

麒麟系统虚拟机安装教程

作者&#xff1a;朱金灿 来源&#xff1a;clever101的专栏 为什么大多数人学不会人工智能编程&#xff1f;>>> 1.首先得安装VM Ware软件。 2.打开VM Ware&#xff0c;点击“文件”->“新建虚拟机”。 3.进入新建虚拟机向导&#xff0c;点击下一步。如下图&…
阅读更多...
API管理神器：Apifox

API管理神器：Apifox

前言 代码未动&#xff0c;文档先行 其实大家都知道 API 文档先行的重要性&#xff0c;但是在实践过程中往往会遇到很多困难。 程序员最讨厌的两件事&#xff1a;1. 写文档&#xff0c;2. 别人不写文档。大多数开发人员不愿意写 API 文档的原因是写文档短期收益远低于付出的…
阅读更多...
2023—静待“雨中的海棠”发芽

2023—静待“雨中的海棠”发芽

2023—静待“雨中的海棠”发芽认真负责、全身心的投入工作减少抱怨勤思考、多总结—>高效工作保持7*24小时在线全身心BKGWY坚持不懈多运动骑车车、练哑铃、慢跑多看书看自己喜欢的书环青海湖准备环青海湖的攻略身体上的准备内心信念的支撑最后就静待“雨中的海棠”发芽吧&am…
阅读更多...
推荐文章
最新文章

Copyright @ 2022~2023