该表显示了分为 5 个类别的设计特性。每个类别中如无任何子项标记为 REVIEW ， 则该类别标记为 OK 。如有子项标记为 REVIEW ， 则会显示时序失败的项及其阈值和当前值。阈值并非硬性限制 ， 可超出阈值限制 ， 但可能导致难以达成时序收敛。如果阈值超出过多或者有众多类别均超出其阈值， 则需特别留意。标有 * 的项并不直接参与评分 ， 但对于设计是否将满足时序， 这些项可能至关重要 ， 故而因加以复查。 使用率检查是在 SLR 级别和 Pblock 级别对整个器件执行的检查。运行 report_qor_suggestions 有助于降低使用率。 网表检查是针对网表结构和非时序约束执行的检查。这些检查将识别具有 DONT_TOUCH 属性的项、驱动程序剖析信息欠佳的高扇出信号线以及可能给实现工具增加困难的其他设计功能特性。时钟设置可显示建立时间路径或保持时间路径上时钟偏差是否过高。失败的时钟偏差路径会被自动添加到 Vivado IDE 中。在文本模式下， 添加 ‑ csv_output_dir <directory> 即可生成 CSV 格式的时序路径。运行 report_qor_suggestions 可以给众多时钟偏差问题提供自动修复。 拥塞会查看网表中的剖析信息， 寻找可能造成布线拥塞的问题。拥塞区域信息在布局前不可用 ， 但有部分网表项可用。 您可先运行布局布线来评估拥塞， 而后再修复这些项。运行 report_qor_suggestions 可生成相关建议 ， 以拥塞区 域内的单元为目标来减少拥塞。 时序会查看每个时钟组中 100 条最差的路径。它将分析 ：

• WNS 、 TNS 、 WHS 和 THS ， 判定设计是否有可能达成时序收敛。

• 信号线预算检查的是可布线的信号线 ， 其中将添加保守的信号线延迟 ， 而不是添加估算的延迟。

• LUT 预算检查的是 LUT ， 将延迟替换为保守的 LUT 延迟 ， 而不是使用估算的延迟。

LUT 和信号线预算检查都允许使用低于理想值的估算值。通过解决超出裕量的路径中的问题 ， 以减少设计流程中后续出现的问题数量。请参阅 Vivado IDE 中的“ Challenging Timing Paths ” （ 时序收敛困难的路径 ） 部分 ， 或者生成 CSV文件以查看有关这些文件的更多信息。

在已布线的设计上 ， 通过检查其他功能特性即可使用“ last mile ” （ 最后一步 ） 指令查看设计是否收敛 ， 该指令是在“Intelligent Design Runs ” （ 智能设计运行 ） 功能特性内部使用的指令。它将基于最差情况时序路径内涉及的 WNS 、WHS、路径前后裕量和原语 ， 检查时序路径是否能满足时序。

方法论检查

使用 report_methodology 运行有限数量的方法论检查以奠定坚实的基础 ， 确保 QoR 建议有效。如果已生成方法论检查， 那么除非设计中存在变更 ， 否则就会复用缓存的结果。如需运行方法论检查 ， 则会导致运行时间增加。方法论检查可使用 -exclude_methodology_checks 开关来禁用。