标题1 概述

本文用于讲诉ultrascale+mpsoc系列中的ZYNQ的DDR4的参数设置与实际硬件中的DDR选型之间的关系，为FPGA设计人员探明道路。

标题2 讲述平台

逻辑选型平台如下图所示：

硬件设计上的PS端的DDR情况：2片型号为MT40A512M16-062的DDR4，组成位宽为32bit的整体存储空间。

标题3 ZYNQ的DDR设置界面参数

标题4 DDR参数界面说明如下

1） 1为DDR的时钟速率，数据速率为2倍，比如这里1200MHZ，速率为2400MHZ；
2） 2为Effective DRAM bus Width：实际有效DRAM的总线位宽，即DDR的总的数据位宽，本例程是32（每片DDR有16bit，2片总共32bit）；
3） 3为速率限制根据实际需求设置，本例程选择2400；
4） 4~10是根据3的选择对应DDR手册设置，如下图所示：

5） 12为一片DDR的数据位宽，本例程使用的为16；
6） 13为一片DDR的存储大小，本例程使用的DDR是MT40A256M16，因此一片DDR的存储大小为512M*16bit=8192Mbit；
7） 14与15是对应的手册填写，如下图所示，本例程分别为1，15；

8） 11通常设置为0，说明如下图所示；

9） 红框里的DDR size为最终设置的DDR的存储空间大小，得出依据为：
（Effective DRAM Bus Width/DRAM IC BUS Width(per die)）*DRAM Device Capacity(pei die) = （1/12）*13 (图上的序号)=（32bit/16bit）*8192Mbit=16384Mbit=2048MByte=2GByte；