专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1ns
module data_minus(
	input clk,
	input rst_n,
	input [7:0]a,
	input [7:0]b,

	output  reg [8:0]c
);
	always @ (posedge clk or negedge rst_n) begin 
		if (~rst_n) c <= 9'b0 ; 
		else begin 
			if (a > b) c <= a - b ; 
			else if (b > a ) c <= b - a ; 
		end 
	end 
endmodule