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适用于板卡型号：
紫光同创PGL50H开发平台（盘古50K开发板）
一：软硬件平台
软件平台：PDS_2022.1
硬件平台：小眼睛科技盘古50K开发板
二：IP介绍
紫光同创的HMIC_S IP只支持DDR3，IP顶层使用了精简的 AXI4 总线接口，最大支持32bit的数据位宽。IP的一次读写操作是burst地址8，选择32bit数据位宽下的IP数据接口位宽是32*8=256bit。
三：IP接口
如图所示，整个IP包括Simplified AXI4 接口、Config接口，还有物理接口。物理接口是连接片外DDR3的接口；Config接口为APB配置接口，通过该接口，用户可读取 DDR SDRAM 的状态，实现低功耗和MRS的控制；Simplified AXI4 接口包括写地址通道、读地址通道、写数据通道和读数据通道四个部分。具体可参考紫光IP Compiler下的DDR使用手册。
四：IP核参数配置
由于开发板外接了两块16bit数据位宽的DDR3，所以总数据位宽需要选择32；
因开发板的DDR3型号与默认项一致，step2不需要更改配置；
由于开发板的DDR3的控制/地址信号与默认项不一致，所以需要根据实际开发板的接口来自定义相关配置，最简单的方法复制一份有DDR3的开发板例程中fdc，勾选Enable fdc file select，导入fdc文件，DDR3的相关配置便会自动更改，而不需要手动一个一个更改。
五：测试读写逻辑
自增计数对DDR所有地址写一遍，写完后对所有地址读一遍，读出来的数据与写进去的数据做一个比较，比较错误则产生一个错误标志error_flag，error_flag接到LED1。
六：测试结果
如图所示，LED1为ddr3_init_done 的心跳灯，会以1s切换一次状态；LED2为error_flag指示灯，DDR3读写正确error_flag保持熄灭状态；LED3为写完成指示灯；LED4为读完成指示灯。
如图所示，为写DDR的时序图，当awvalid 和awready信号同时置1时，写地址发生传输。当wready信号置1时，数据发生传输，wusero_last信号为写数据最后一个标志。
如图所示，为读DDR的时序图，当arvalid和arready信号置1时，读地址发生传输。当rvalid信号置1时，代表读数据有效，rlast信号为读数据最后一个标志。
注意，IP的用户接口交互时钟是IP内部产生的100MHz，且不能配置更改。Debugger中waveform的刻度与信号是不对齐的，且有时候不容易看出信号有效周期是多少，在调试时可以在Debugger中的设置里的waveform里选择Pulse Width，且在Hardware Parameter里设置对应的采样时钟频率，这样可以帮助我们更容易分析单bit信号的正确性。
