在Verilog中，#parameter用于指定延迟时间。下面是一个全面的Demo：

```
module demo;
  parameter DELAY = 10;
  reg clk;
  initial begin
    clk = 0;
    #DELAY $display("Delay time is %d", DELAY);
    #DELAY $display("Clock is %b", clk);
    #DELAY $finish;
  end
  always #5 clk = ~clk;
endmodule
```

在这个Demo中，我们定义了一个DELAY参数，并将其设置为10。
然后，我们定义了一个时钟信号clk，并使用always块来生成一个时钟信号。
在initial块中，我们使用#DELAY指定了延迟时间，并在每个延迟时间后打印一些信息。
最后，我们使用#DELAY $finish来结束仿真。