一、LVPECL介绍

        LVPECL是ECL电平的正电源、低电压版本。

        ECL电平是指发射极耦合逻辑（Emitter   Coupled  Logic）,与TTL相同，ECL的主体结构由三极管组成，不同的是 ECL内部的三极管工作在非饱和状态（即截止或者放大状态），符合高速信号逻辑状态迅速变化的要求。从这点上来说，ECL速率的提升是以功耗的增大为代价的。

        ECL是负电源，电路设计很不方便，而LVPECL是正电压、低电压。设计方便。被广泛使用。        

二、LVPECL设计

        LVPECL输出端的关键部分是一对差动放大器Q1、Q2,以及一对射极输出器Q3、Q4，不仅拥有差分对信号的抗干扰能力强的优势，还拥有射极输出电阻小、驱动能力强的优点。

上图中，VCC供电为3.3V或者2.5V，VBB为内部参考电平

        ①V1大于VBB， 则Q1导通，Q2截止，Q3导通，Q4截止。输出 “1”

        ②V1小于VBB， 则Q2导通，Q1截止，Q4导通，Q3截止。输出 “0”

        由于Q1和Q2是轮流导通的，VCC和GND永远有一条电流通路。所以功耗大。

LVPECL属于电流驱动型，OUT+和OUT-引脚通过50Ω电阻终结于VCC-2V，输出电流为14mA。

因此，OUT+和OUT-的共模电平为VCC-1.3V。

        计算方法是VCC-2V+14mA*50Ω   =   Vcc-2V+0.7V   =   VCC-1.3V

LVPECL外部终结电平：VCC-2V。

LVPECL共模电平：VCC-1.3V

这两个参数对LVPECL匹配电路设计至关重要。

三、总结

        对于LVPECL，国际标准组织还未制定任何标准。因此不同厂家参数不同。

我们在设计中，应该重点关注LCPECL以下特点：

        ①与LVDS相比，LVPECL的功耗更大，匹配电路设计更复杂，但支持更高的传输速率，抗抖动性能更佳。。在高速设计中LVPECL常用于高速时钟和数据的电平，例如百兆、千兆的PHY芯片的MDI接口，PLL时钟信号等。

        ②内部三极管工作在非饱和状态，LVPECL传输延时很小。

        ③Q1和Q2始终有条VCC到GND的电流通路工作着，功耗大，但与传输速率无关。

        ④LVPECL采用电流驱动模式，电源VCC的作用只是提供电流通路和外部偏执电平，电源纹波对信号的影响相对较小。当LVPECL作为时钟信号的电平时，为防止电源纹波耦合到时钟信号上，应尽量提高电源的质量。

        ⑤LVPECL外部端接电路较为复杂，LVPECL输出端需要偏执到VCC-2V。（也就是需要加分压电阻上拉到VCC）。输入端需要偏执到VCC-1.3V.为减少电源种类，设计中往往通过分压电阻实现不同的偏执要求。与LVDS\CML对比，LVPECL的外部电路明显更复杂。这些电路会造成高速信号线上的分叉。因此LVPECL不适合要求极高的高速信号。如10Gbps以太网的MDI接口采用的是CML电平而不是LVPECL电平。

三、CML逻辑电平介绍及其应用要点

        CML是指电流模式逻辑，是高速设计中最常见的一种电平。

        高速应用中，许多的高速接口采用CML电平。例如：XAUI（10Gbps 以太网连接单元接口）、10G XFI接口（10Gbps 以太网串行接口）等。

        由于输入和输出的匹配已集成于片内，基本不需要外部端接，因此CML的应用非常简单。

组成：Vcc + 50Ω电阻 + 一对三极管组成的差动放大器 + 电流源 

        CML电源Vcc：一般取1.2V

        50欧姆电阻：接在VCC和三极管的C端

        输出端：从C端输出。

        电流源： 在三极管的E极接一个16mA的电流源到地。

如下图所示：

       

CML的输出信号 OUT+、OUT-电平下图所示

        

OUT+或者OUT-（单个信号）的共模电平是VCC-0.2V，最大摆幅为400mV。那么组合在一起差分对的摆幅就为800mV。

        CML的输入端有射极输出器构成，所以输入阻抗大。  结构如下图所示。      

        

         CML电平，国际没有制定任何标准，不同厂家器件的参数不一致，使用时要仔细分析器件资料上对应的参数。下图是某家的参数规格：

        Vis是输入电平的范围。