AXI Protocol Introduction
1. AXI协议特性
2. AXI协议关键特性
3. AXI 协议结构
4. Interface and interconnect
5. Register slices
AMBA AXI协议为主机与从机组件之间的通信提供高性能，高频系统设计
1. AXI协议特性
- 适用于高带宽，低延迟设计
- 不使用复杂桥，可以提供高频操作
- 满足各种组件的接口需求
- 适用于高初始化访问延迟的内存控制器
- 提供灵活的内部互联结构
- 向下兼容AHB,APB接口
2. AXI协议关键特性
- 独立的地址/控制通道与数据通道
- 支持非对其数据传输，使用byte strobe（字节选通）指示
- 使用基于burst传输，只需发起起始地址即可
- 独立的读和写数据通道，可以提供低成本的DMA（直接内存访问）
- 支持处理多个未解决的地址（outstanding addresses）
- 支持乱序的事务完成（out-of-order transaction）
- 允许添加寄存器，以保证时序收敛（timing clouse）
- 允许在实际数据传输之前发送地址信息
3. AXI 协议结构
AXI协议基于burst传输，定义了5个独立的处理通道：
- Read address（读地址），AR：携带描述被传输读数据的特性的控制信息，包含一次transaction所需地址信息和控制信息
- Read data（读数据），R：将数据从subordinate传输至manager，包含read data和read response；
- data bus位宽：8，16，32，64，128，256，512，1024bits；
- read response信号指示read transaction 完成的状态
- Write address（写地址），AW：携带描述被传输写数据的特性的控制信息，包含一次transaction所需地址信息和控制信息
- Write data（写数据），W：将数据从manager写到subordinate。
- Data bus位宽：8，16，32，64，128，256，512，1024bits；
- 每8个数据位对应一个byte lane strobe信号，用于指示数据的有效字节数；
- Write data通道的信息总是被视为缓存的，以便不需要subordinate确认前一次write transaction，manager可以执行write transaction；
- Write response（写响应），B：subordinate使用写响应通道（write response）向manager发送传输完成信号，指示一次完整的write transaction，而不是一次transcation中的每一个data传输。
5个通道中的任意一个通道都由一系列的信息信号集，还有提供双向握手机制的VALID和READY信号组成。
信息源（information source）使用VALID信号指示通道中的valid address，data，或者control information是可使用的；终端（destination）使用READY信号指示它能够接受信息。Read data通道和write data通道都包含LAST信号指示一次transaction的最后一个数据项的传输。
4. Interface and interconnect
AXI interface定义：
• 一个manager和interconnect
• 一个subordinate和interconnect
• 一个manager和一个subordinate
Typical system typologies：
• 共享地址和数据bus
• 共享地址bus和多数据bus
• 多层级，具有多个地址和数据bus
5. Register slices
每个AXI通道仅在一个方向上传输信息，并且结构上通道之间不需要任何固定的关系。这个特性意味着一个register slice可以在任何一个通道的任何一个节点插入，代价是额外的延迟周期。
这个特性的使用：
• 这可以进行延迟周期与最高频率之间权衡；
• 处理器与高性能内存之间直接，快速的连接；使用simple resister slices隔离一个低性能关键外设的长路径。
[参考资料] IHI0022H_c_amba_axi_protocol_spec
【注】：个人学习笔记，如有错误，望不吝赐教，这厢有礼了~~~
