参考来源：JESD209-4B
在之前的DDR Study - Basic Understanding中介绍了DDR的基础概念，从这篇文章开始，会基于LPDDR4依次按照如下顺序对LPDDR内容进行简单分析：
LPDDR Initial → LPDDR Write Leveling and DQ Training → LPDDR Read and Training → LPDDR Write and Training → LPDDR Power Down → PIM Technical
因为不同平台设计细节不同，因此不做出详细的DDR设计分析，只基于JESD和SIPI - Signal Integrity and Power Integrity测试规范进行介绍。
Initial
下图是LPDDR4的上电时序图：
可以看到上图除了基本的信号（CK, RESET, CKE, CA/CS, DQs）之外，还有不同阶段的tINIT信息，以及Power Ramp, Reset, Initialization, Training阶段的分配，下面逐一分析。
Power Ramp (Ta ➡ Tb)
JESD209-4B中所规定的Power Supply包括了VDD1, VDD2, VDDQ。
这里根据JESD209-4-1中Chap 4.1内容总结如下：
| DRAM | Symbol | Min | Max | Unit | Notes |
|---|---|---|---|---|---|
| Core 1 Power | VDD1 | 1.7 | 1.95 | V | DRAM核心电源，给逻辑电路供电 |
| Core 2 Power/Input Buffer Power | VDD2 | 1.06 | 1.17 | V | DRAM辅助电源，内部时钟/控制信号/输入缓存等供电 |
| I/O Buffer Power | VDDQ | 0.57 | 0.65 | V | DRAM IO供电，例如CA/DQ等IO电路 |
具体DRAM工作电压选择由具体平台和具体物料决定。
Power Ramp阶段具体要求如下：
- Ta - 任意的Power Supply供电达到300mV的时间点
- Tb - 所有的Power Supply供电达到定义的工作电压范围
- 在Power Ramp阶段，REST_n信号必须为Low
- VDD1必须早于或者同时和VDD2达到工作电压
- VDD2必须早于或者同时和VDDQ达到工作电压，并且VDD2大于VDDQ工作电压200mV
- tINIT0 - Power Ramp阶段必须在20ms(max)内完成
下面是SIPI测试中Power Ramp阶段的Power Supply时序图：
RESET (Tb ➡ Tc)
RESET阶段具体要求如下：
- tINIT1 - RESET阶段开始，REST_n信号准备开始抬高，至少预留200us(min)用于RESET阶段
- tINIT2 - 在RESET_n信号抬高之前至少10ns(min)，CKE - Clock Enable信号必须为Low，其他信号不做要求
下面是SIPI测试中RESET阶段的信号时序图：
Initialization (Tc ➡ Th)
Initialization阶段具体要求如下：
- tINIT3 - RESET信号抬高之后，必须等待至少2ms(min)再拉高CKE
- tINIT4 - CKE抬高之前，必须预留至少5tCK(min)用来产生稳定的时钟差分信号CK_t/_c
- Td时间点，CKE抬高，CA Bus会发出Exit PD信号，正式退出Power Down阶段
- CKE抬高之后，CS - Chip Select信号必须始终为低
- tINIT5 - CKE抬高之后，必须等待至少2us(min)再发射MRR/MRW等访问寄存器的命令（这里一般不作为SIPI测试项）
- 当DRAM通过MRR/MRW完成对寄存器的配置之后，开始ZQ Calibration，分为Start(开始校准)和Latch(保存结果)两个阶段，用于校准ODT和输出驱动的阻抗
- ZQ Calibration完成后，开始对CA Bus进行Training
下面是SIPI测试中Initialization阶段的信号时序图：
ZQ Calinration
基于JESD209-4B Chap 4.41内容进行简单介绍：
ZQ - 用于校准输出驱动强度和终端电阻的外部引脚，ZQ Pin通过240Ω ± 1%电阻连接到VDDQ。
ZQ校准 - 在温度和电压发生变化的场景下，ODT和输出阻抗阻值会发生变化，为了能够保持信号完整性，通过调节ZQ来重新匹配到正确的ODT和输出阻抗阻值。
ZQ校准电路详细分析可以参考：一文搞懂ZQ校准
ZQ单次校准过程Timing如下：
ZQ校准可以视作一次DRAM Write行为，DRAM采样到DQ Value后将数据写入MR3, MR11, MR22寄存器中。
CA Bus Training
CA总线Training，就是不断调整信号的Voltage Reference, Delay, Duty Cycle来满足SPEC要求。
而高速信号最常见的就是通过眼图质量调整信号，以此满足信号完整性要求。
眼图相关的内容可以参考这篇文章眼图形成原理
JEDEC规范中对CA信号要求如下：
首先是CA Rx Mask区域，也就是不可侵入的范围，保证DRAM能准确采样到CA Bus上的信号数据。
再是保证CA输入信号宽度足够，以便于在不同采样率频率下，都能够在一个周期内完成CA信号采样。
最后是CA输入信号的幅值，不能出现幅值过低，导致无法有效正确区分高电平信号和低电平信号。
JEDEC中对CA信号相关的限制如下：
- VclVW - Voltage CA/CS Integrity Valid Window
- TclVW - Timing CA/CS Integrity Valid Window
- TclPW - Timing CA/CS Integrity Pulse Width
Training
Training阶段的具体要求如下：
- CA Bus Training结束后，开始Write Leveling调整DQS Delay
- Write Leveling结束后，对DQ Bus进行Training
- DQ Bus Training结束后，LPDDR4设备可以被外部设备访问
Training阶段详细内容将在下一个章节进行介绍。
