【FPGA】IO电平标准

news2024/12/22 20:17:25

【FPGA】IO 电平标准

1 LVCMOS（低压CMOS）
- 1.1 TTL、CMOS、LVTTL、LVCMOS逻辑电平定义
- 1.2 ZYNQ-7000 PS、PL IO Level示例
2 LVTTL（低压TTL）
3 HSTL（高速TTL）
4 SSTL（高速）
5 LVDS（高速）
参考资料

‌FPGA支持多种IO电平标准‌，这些标准包括但不限于TTL, CMOS, LVTTL, LVCMOS, ECL, PECL, LVPECL, RS232, RS485, LVDS, GTL, PGTL, CML, HSTL, SSTL, PCI/PCIe, 3.3V CMOS, 2.5V CMOS, 1.8V CMOS等。这些标准各有特点，适用于不同的应用场景和传输速度要求。
其中高度信令包括：LVDS、HSTL、SSTL、GTL、ECL和CML。

1 LVCMOS（低压CMOS）

LVCMOS（LowVoltage Complementary Metal Oxide Semiconductor）电平标准即低压互补金属氧化物半导体电平标准是JEDEC（JESD8-5）的一种通用电平标准。该标准包括LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25和LVCMOS33。

1.1 TTL、CMOS、LVTTL、LVCMOS逻辑电平定义

TTL和CMOS逻辑电平被广泛认可，是数字电路设计中最常见的两种逻辑电平，LVTTL和LVCMOS是它们的低电平版本。
TTL指晶体管-晶体管逻辑，由于晶体管是流控器件，且输入电阻较小，因此TTL电平的器件速度较快，但功耗较大；CMOS是MOS管逻辑（就是一个NMOS和一个PMOS互补输出），由于MOS管是压控器件，且输入电阻极大，因此CMOS电平的器件速度较慢，但功耗较小，同时由于CMOS器件输入阻抗很大，外界微小的干扰就可能引起电平的翻转，因此在CMOS器件上未使用输入引脚应该做上下拉处理，避免浮空。
再说常用的三种集成电路工艺：Bipolar（双极型）、CMOS(互补氧化物半导体)、BiCMOS(Bipolar CMOS)。

Bipolar是由双极性晶体管组成集成电路，如TTL电路就属于此类，特点是速度快，驱动能力强，但功耗较大。
CMOS是由场效应管构成的集成电路，特点是功耗低，集成度高，但驱动能力和速度比Bipolar差。
随着集成电路的高速发展，单板密度、功耗和运算速度越来越大，以上两种都已经不能满足设计要求，需要采用新的工艺——BiCMOS.

BiCMOS主要有一下两种优势：
以CMOS工艺为主，CMOS电路充当高集成度和低功耗的电路核心，用Bipolar电路充当输入/输出接口，充分发挥Bipolar和CMOS的优势，同时具有速度快、驱动能力强和低功耗、集成度高的优点；
随着工作温度和工作电压的变化，CMOS器件和Bipolar 器件的许多特性都会发生变化，且对于许多特性参数， CMOS和Bipolar器件的变化方向是相反的。例如，传输延时参数，随着温度的降低，CMOS 器件的传输延时减小，而Bipolar器件的传输延时增大；随着温度的升高CMOS器件的传输延时增大，Bipolar 器件的传输延时虽然也增大，但增加的幅度小于CMOS器件。BiCMOS 工艺将Bipolar和CMOS这两种具有互补特性的工艺结合在一起，使得器件参数随工作电压和工作温度的变化曲线较平缓，提高了器件的性能。
需要注意的是，Bipolar工艺的逻辑器件接口电平一般是TTL或者LVTTL。CMOS工艺的逻辑器件接口电平可能是CMOS、TTL、LVTTL等类型。Bipolar工艺的器件为提高接口速率和输出能力，输入输出接口一般往往是TTL或LVTTL。

常用逻辑电平标准的逻辑电平定义如下：

常用TTL、CMOS、LVTTL、LVCMOS逻辑电平标准

1.2 ZYNQ-7000 PS、PL IO Level示例

PS IO Level示例

PS DC Input and Output Levels

PL IO Level示例

PL DC Input and Output Levels

鉴于功耗和响应速度的考虑，CMOS也同样衍生出了LVCMOS接口标准，并且由于MOS管相对于三极管的导通门限更加低，因此LVCMOS比LVTTL更容易使用较低的电压进行通信。

2 LVTTL（低压TTL）

TTL：Transistor-Transistor Logic 三极管结构，属于电流控制型。TTL电平常用的一般分为2种，分别是3.3V和5V，3.3V还是5V的TTL的VIH/VIL与VOH/VOL都是一样的。
LVTTL：LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
注：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉，TTL输出不能驱动CMOS输入。

3 HSTL（高速TTL）

HSTL（High Speed Transceiver Logic，高速传输逻辑）是由JEDEC（Joint Electron Device Engineering Council，属于电子工业协会EIA）在1995年正式制定的一种电路逻辑标准。HSTL的标准是EIA/JESD8-6，HSTL最主要的应用是可以用于高速存储器读写。
在计算机系统中，处理器的快速操作通常受到慢速存储器接口的严重制约。在中频范围内（100~180MHZ），I/O端口的单端信令有HSTL、GTL/GTL+、SSTL和LVTTL。但是，在180MHZ以上，HSTL是少数仅有可用的单端I/O之一。HSTL一般工作在200MHZ以上，通常采用CMOS和BiCMOS器件。HSTL是高速存储器应用的I/O接口首选，非常适用于多存储器组地址总线的驱动。
根据输出的驱动要求，HSTL输出规范分为4类（Ⅰ~Ⅳ类）。
在这里插入图片描述

HSTL 总结

4 SSTL（高速）

SSTL（Stub-Series Terminated Logic）信令标准是专为高速存储器应用开发而定制的。特别针对的是单双数据率的SDRAM，支持的工作频率在333MHZ以上。由于采用DIMM布线，主存应用中主板总线的分支线很长，SSTL就是主存优化设计的。标砖化存储接口的要求导致JEDEC定义了3种SSTL标准：