如下图所示，显示了利用CST电磁仿真软件构建的边沿耦合微带线的尺寸，按照 100 欧姆的差分线阻抗进行设计。由于差分线经常会通过连接器连接到电缆，因此极有可能发生 ESD 事件，该事件会在短时间内 （< 1 ns） 产生非常高的电压和电流，并可能对电子元件造成损坏。为避免这种情况，ESD 保护元件应连接到差分线路上。TVS（瞬态电压抑制器）二极管通常用于此类应用。它们具有非常快的响应时间，并可在短时间内将电压限制在某个设计值。

        实例中，对于 6 Gbps 的高速数据速率，使用具有低寄生元件的小元件封装尺寸非常重要。设计中使用了 Nexperia 的 ESD 保护二极管 PESD5V0C1BLS-Q。该器件的最大二极管电容为 0.3 pF，封装尺寸为 1 mm x 0.6 mm x 0.47 mm。在仿真中，ESD 二极管使用“集总元件”定义，可以表示 R、L、C 分量。从图中可以看出差分线上 ESD 元件的封装焊盘比走线宽。显然，这个特定位置的横截面变化会导致线路阻抗变化，从而会对信号完整性产生影响。

        通过对回波损耗 S 参数 S11 进行后处理来计算 TDR 结果。尽管二极管电容值相当小 （0.3 pF），但在执行 TDR 仿真时依然发现，它的存在降低了线路阻抗。

        在设计高速数据通道时，通常将允许的最大阻抗变化设置为 ± 10%。对于 100 Ω 的参考阻抗，我们可以从图 5中看出，曲线下降到83 Ω，不符合设计要求的下限 （90 Ω），因此，为了满足阻抗要求，必须围绕 ESD 二极管位置进行布局优化。

        由于 ESD 二极管电容会降低该区域的线路阻抗，因此有必要通过减小传输线的电容来补偿这种影响。最有效的方法是切掉 ESD 二极管下方的参考平面。下图显示了经过多次仿真迭代后，参考平面的优化配置。

        相应的阻抗曲线改善如下图所示，可以看出，阻抗得到了很好地改善，满足了设计要求。

        值得注意的是，参考面切口（cut-out）可能导致来自其他开关或干扰信号的串扰。因此，建议不要在此 cut-out 下方放置任何敏感信号线。线路阻抗的改善也可以从回波损耗 S 参数 S11 中看出改善了约 12 dB，这也意味着信号完整性的提高。

        另外，通过比较眼图结果，也可以证明改善参考平面的信号完整性性能更好，激励信号具有以下特性：

        1. PRBS12；

        2. 差分电压电平 ± 200 mV；

        3. 上升和下降时间为 80 ps，工作频率 3 GHz。

        最后，测量和仿真之间的线路阻抗结果比较如下图所示，与测量结果的良好一致性也充分证实了CST MWS仿真结果的准确性。

        内容参考整理自：

差分传输线的阻抗仿真 (3ds.com)https://blog.3ds.com/brands/simulia/impedance-simulation-differential-transmission-lines/