DDR5延续了前几代数据速率不断提高的趋势。数据传输速度在3200至6400MT/s之间。同时将继续像前几代一样使用单端数据线的方式。为了帮助减少由高数据速率引起的信号完整性问题，DRAM端也会考虑加入判决反馈均衡（DFE）来减轻反射、ISI对信号传输的影响。

DDR5 内存设计挑战

尽管DDR5总线现在已经达到了比拟SerDes协议的速度，但两者在信号完整性方面存在着差异。下面是两个主要的差异点：

1）通道链接数量差异

关于总线上的链接数量，SerDes信道是点对点的。在通道的任一端都有端接良好的接收器。这些通道的stub也是最小的。而DDR总线通常是多点的。当数据在高速下运行的时候数据信号特别容易受到攻击。

2）通道长度的差异

第二个差异是通道的长度。尽管存在短距离 SerDes信道，但是SerDes总线通常比DDR总线长得多。这些长通道显著地衰减了奈奎斯特频率下的信号。因此，对于较长的SerDes信道插入损耗是一个主要因素。然而，DDR总线通常要短得多。因此，插入损耗不是一个很大的因素，因为信号在短距离内没有衰减那么多。因此，反射信号在较短的通道中也不会衰减那么多。但由于不完美的匹配而出现的任何反射能量倾向于在信道中停留更多的比特间隔进而造成信号完整性。

DDR5中均衡的作用

均衡已经在SerDes和其他高速总线中使用了相当长的一段时间。它也被纳入一些DDR3和DDR4控制器中。一般来说，均衡的目的是操纵信号，以补偿信道的损耗和色散。例如，长的、有损的通道充当低通滤波器。连续时间线性均衡器（CTLE）通过实现抵消信道的低通行为的高通滤波器来补偿Rx处的信道的这种行为。前馈均衡（FFE）完成类似的任务，除了在发射机侧。由于逻辑状态之间的转换携带最高频率分量，因此这些转换的能量可以比接近其稳态的传输波形的能量得到更多的提升。对于反射占主导地位的信道，如DDR总线，判决反馈均衡器（DFE）通过减轻符号间干扰（ISI）的影响来提供最大帮助。当飞行时间超过DFE抽头长度时，来自较长通道的反射会带来特别的挑战。适当的匹配通常是这些情况的最佳解决方案。

A. ISI

ISI是给定符号对接收器处观察到的后续符号的响应的影响。ISI可能是由不适当的端接、信道中的大电容负载或色散效应反射的信号引起的，其中较高的频率往往比较低的频率衰减得更多，导致信道表现得像低通滤波器。反射可能是由于通道中的短截线或不均匀性、与通道阻抗不正确匹配的片上端接（ODT）值或非最佳驱动器阻抗而产生的在这种情况下，来自一个符号的能量在信道中停留的时间比符号持续时间长。这种与后续符号重叠的残余能量使正确解决后续符号变得更加困难接收器处的符号。此外，该通道通常充当低通滤波器。这阻止了信号的大部分高频谱被正确传输。随着时间的推移，信号的高频分量的这种衰减会抹杀信号，再次影响后续的比特。

B. Rx连续时间线性均衡器（CTLE）

CTLE用于通过在接收器处实现高通滤波器来补偿信道的低通效应。高通滤波器被设计为偏移低通通道，从而在频率上产生相对平坦的响应。简而言之，反射为主的信道，如DDR系统中的信道， CTLE通常不像其他均衡器那样发挥重要作用，因为CTLE并不特别擅长补偿反射的低损耗信道。CTLE不会用于DDR5 DRAM，但会出现在控制器上。

C. Rx判决反馈均衡器（DFE）

DFE试图补偿由于反射引起的信道中的残余ISI通过估计给定转换对后续比特的行为，DFE可以尝试抵消对这些后续比特的影响。如前所述，由于DDR总线的迹线长度较短（因此总插入损耗较低），并且它们倾向于在同一总线上具有来自多个 DRAM滴的短截线，因此DDR总线易于反射。因此，DFE为容易产生反射ISI的DDR信号提供了一个很好的解决方案。

D. Tx前馈均衡器（FFE）

FFE具有除了过去比特之外还确定未来比特的能力。因此，比特的形状可以在预期转换的情况下被操纵，以还减轻由该转换引起的光标前ISI。这与前面提到的DFE形成对比，DFE只能补偿光标后ISI。FFE预计不会出现在DRAM的DDR5规范中。控制器可能会根据需求决定实施FFE。然而，在发射机处增强信号会增加串扰。

DDR5 SI设计开启均衡的效果

建立如下DDR single rank 仿真链路，Micron DDR5 IBIS模型用于DRAM以及控制器的代替模型。由于IBIS文件不包含均衡行为的任何特征， 因此使用工具对CTLE、FFE和DFE均衡进行建模。

1）无振铃的channel

如下是通道在的4000MT/s速率下的脉冲响应，没有发生显著的振铃。如果给此通道使用均衡可以看到，打开后眼宽出现了恶化，可以看出并不是DDR5都必需要均衡。打开均衡也将增加功耗。因此，对于同一块板上的短点对点设置，均衡完全有可能对系统没有多大好处。

 

2）Two DIMM slots

在这种配置下写方向近端的slot脉冲响应如下图所示。光标位于800ps处，第二个波纹峰值出现在1.713ns处。这在4400MT/s时接近4UI。因此，4抽头DFE应该可以处理大部分ISI。

下表显示了在写方向上DRAM启用DFE和在控制器启用FFE的结果。在这种情况下，DRAM的DFE发挥着重要作用。DRAM上没有DFE，眼睛就闭上了。DFE允许眼睛睁开到足够的水平。在DRAM处启用DFE的情况下，控制器处的FFE在一定程度上有助于眼睛的高度和宽度，但仅使用带有一个前光标和四个后光标的6抽头FFE。 

在这种配置下读方向近端的slot脉冲响应如下图所示，可以看到距离主光标约910ps的第二个波纹。在4400MT/s时，这几乎正好对应于4UI。

因此，4抽头 DFE将提供这种ISI的最佳缓解。进一步的波动会更小，但影响应该是最小的。如预测的那样，下表显示了控制器处的大约4个DFE抽头是该设置的最佳数量。更多的抽头对设置的回报递减。低于2个抽头，控制器处可能没有足够的眼睛睁开。在控制器上启用2极1零CTLE并不能改善波形。请注意，此结果仅对本实验假设的控制器有效。控制器中的任何更改都可能更改读取期间CTLE的效果。

总结

DDR通道容易产生基于反射的ISI效应。因此，减轻反射的均衡技术对于DDR5的更高数据速率是有用的。虽然DDR5中的点对点拓扑可能在没有均衡的情况下工作，但涉及DIMM或其他附加卡的拓扑将需要在DRAM和控制器上进行均衡。DFE在减轻DDR信道中涉及的反射ISI的影响方面特别有用。