7.ASPIC设计环境
在光子学中引入通用晶圆方法将导致光子芯片复杂度的重大变化：它将把设计从器件级转移到光路级，这一转变发生在20世纪70年代和80年代的微电子中，现在也发生在PIC中。
在通用方法中，可以通过具有许多构建块的PDK访问高性能标准化过程，这些构建块的性能和功能行为是准确已知的。设计者不必关心如何设计它们，他们只需从库中调取，开始构建光路，并使用光路仿真器进行分析和优化。当然，关于构建块的操作的良好知识仍然很重要，但不再需要关于工艺技术和层堆栈的详细知识。因此，设计者可以专注于更高抽象级别的光路设计。就像系统设计师用分立的光学元件构建光路一样，他们知道这些元件的行为，但不知道盒子里到底有什么。ASPIC的设计非常相似，但现在该系统集成在单个芯片上。此外，设计师还有一些额外的自由度，因为许多构建块都是参数化的，这样他们就可以根据特定的要求调整自己的性能，而对于离散元件来说，这并不容易，因为在离散元件中，只有有限数量的不同类型可用。
我们将简要描述通用工艺的设计环境。
7.1. 软件环境
软件环境包含所需的软件工具；这些不仅包括光路仿真器和掩模布局工具，还包括物理建模工具，如模式求解器、BPM、EME或FDTD工具、非线性时域模型、电气和热仿真器。在光路或器件级上执行仿真可能需要这些工具。
7.1.1. 光路仿真器。
光路仿真器比物理仿真器高一级。他们假设光以定义的波导模式流动。这使他们能够仿真比物理仿真器大得多的器件。光路仿真器与组成光路的实际元件的代表模型一起工作，即（在定义的范围内）可以快速评估的简化数学模型。
在EuroPIC[39]和PARADIGM[40]联盟中，使用了三种光路仿真器：Filarete的Aspic™用于线性波长域仿真，Photon Design的PICWave用于非线性时域仿真，以及用于光学、射频、微波和高速数字应用的安捷伦高级设计系统ADS。ADS提供了一个非常强大的仿真和参数提取引擎，但光子设计（尚未）得到商业支持。我们将给出三个光路仿真的例子，说明它们在JePPIX-InP平台上进行光子IC设计的潜力。
7.1.2. Aspic™（Filarete）
Aspic™，PIC高级仿真器[90]，是无源线性PIC的频域光路仿真器。每个构建块都通过嵌入散射矩阵中的分析模型和数值数据来描述。模型可以从构建块的原理行为中推导，也可以通过电磁仿真建立，还可以包括实验数据。基于晶圆厂的模型包含由几个光子晶圆厂（例如InP技术的Oclaro、HHI、COBRA/SMART）制造的构建块的真实描述，这些模型可用并整理到特定的库中。
任意复杂的PIC可以通过BB库中包括的大量BBB和CBB来设计。为了进行仿真，Aspic™组装所有BB的散射矩阵，并在每个BB（前向和后向场）的输入/输出端口提供振幅、相位、群延迟响应和色散。也可以执行相对于光路的任何几何或光学参数的遍历扫描操作。一旦用户对光路进行了优化，就可以直接将其导出到掩模布局编辑器MaskEngineer中。
BB参数选择的巨大灵活性使用户所做的远不止是简单的频谱分析，例如“假设”分析、虚拟实验、公差分析、案例分析、基于蒙特卡洛仿真的统计分析，以评估光路对制造不确定性的稳健性，等等。图23显示了仿真器的屏幕截图。它显示了在前一节[82]中讨论的一个ASPICS中使用的离散可调延迟线。它基于带有SOA门的拆分和选择技术。每个SOA的状态由其电流定义，电流从文本文件加载，并仿真每个状态的光谱响应。给定波长下的输出功率和群延迟如下图所示。这个相当大的光路的仿真只需要几秒钟的时间，这是电磁仿真无法实现的结果。
7.1.3. PICWave（光子设计）
PICWave是一种基于时域的光子光路仿真器，能够对无源和有源元件进行建模。无源（线性分量）可以通过简单的参数来指定，如波导的光学长度或定向耦合器的耦合系数；或者可替换地为波长相关的S矩阵。PICWave也有SOA、激光二极管和光调制器等有源元件的详细模型。与无源元件相比，无源元件中存在良好的替代模型（如S矩阵公式），有源元件很难创建简单的替代模型，如SOA，很难在从MHz到10GHz的所有调制速率下，在温度、电驱动、光输入等的大操作范围内匹配静态和动态特性。因此，PICWave有源模型包含了许多相关物理特性，如载流子扩散、空穴燃烧和电流扩散。
使用PICWave的设计套件（图24）可以为设计者提供其有源构建块的详细模型，这些模型在各种操作条件下都能正确运行。这使得即使是缺乏经验的光路设计师也可以将SOA等复杂元件纳入设计中，而无需成为光电子建模专家。
7.1.4. ADS（安捷伦）
安捷伦的高级设计系统（ADS）是一种用于射频、微波和高速数字应用的电子设计自动化软件工具。通过添加自定义模块，也可以使用ADS来仿真复杂的PIC。COBRA增加了许多元件，从单模和多模波导到MIR和AWG。模型采用了有效的基于指数的模式求解器，因此仿真结果完全基于光路的物理特性。通过这种方法，可以看到光路如何响应蚀刻深度或波导宽度的变化。图25显示了ADS中PIC的符号视图。该光路由AWG组成，其中一个输出通道连接到由级联两个MIR创建的FP腔。插图显示了仿真结果，可以清楚地识别AWG通道和FP响应。
7.1.5. 掩模布局工具
设计和优化光路后，我们希望验证是否符合晶圆厂的设计规则，并生成掩模布局。在JePPIX联盟内，我们正在与PhoeniX Software的Mask工程师合作。一旦特定晶圆厂和封装的情况下创建了令人满意的设计，就可以通过光子设计自动化（PDA）框架将其传输给掩模工程师。
通过Mask Engineer，可以进一步完成和优化掩模布局（因为光路仿真器无法生成完整的光路掩模布局），然后将PIC设计转换为掩模文件。在这个过程中，自动数据处理会按照晶圆厂设定的设计规则进行。例如，为了补偿已知量的欠蚀刻，波导在掩模上可能必须比在原始设计中更宽。或者波导的定义可能涉及局部掩模反转。此外，该软件将在逻辑和掩模级别执行晶圆厂特定的设计规则检查（DRC）。例如，可以检查设计是否符合最小允许弯曲半径的规则，或者可以进行检查以确保金属化层和波导层既不重叠也不接近最小距离。所有构建块都定义有称为边界框的隔离区域，以避免InP工艺中的重叠和接近效应。图26给出了掩模布局元素（弯曲连接）和掩模布局视图的示例。
当PIC设计是多项目晶圆（MPW）的一部分时，代理组织（如JePPIX）将收集所有参与用户的掩模文件，并将其放置在单独的掩模单元中。当掩模组准备好后，晶圆可以由晶圆厂进行处理。如果使用IP保护或“私有”构建块，经纪人或晶圆厂将用实际的掩模布局替换其边界框。晶圆厂还可以添加工艺控制特征、对准和切割标记，例如在掩模组装的最后阶段。
7.1.6. PDAFlow API
为了在不同的软件包之间高效、无误地转发设计，已经开发了一个标准接口PDAFlow API（PDA光子设计自动化），该接口现在作为开放标准www.PDAFlow.org可供所有光子软件供应商使用[91]。
API是一组特定的规则（“代码”）和规范，软件程序可以遵循这些规则和规范来相互通信。它充当不同软件程序之间的接口，并促进它们的交互，类似于（图形）用户界面促进人与计算机之间交互的方式。开发PDAFlow API是为了允许上述不同的软件工具交换数据，简化晶圆厂的PKD开发，并允许设计公司和学术团体进行IP-block（IPB）开发。
使用PDAframework的一个特别优势是，晶圆厂可以提供专利或商业秘密所涵盖的独特构建块。独特的构建块可能包含晶圆厂、软件工具开发人员或其他设计师拥有的IP，并在许可证下使用。这些BB由设计套件中的边界框表示，该边界框隐藏了框内的内容，但通过波长相关散射矩阵或其他模型详细说明了输入和输出波导的位置、电连接以及构建块的功能。
API是横向开发业务模式的重要组成部分，独立公司提供技术解决方案的不同元素。通过API等标准化举措，层间水平模型中的接口，无论是软件还是技术，都得到了很好的定义，并可供开发人员和许可用户访问。它使系统能够灵活地适应逐步升级和竞争。这样一个系统中的IP块可以由开发人员使用，非常重要的是，如果需要，还可以单独或通过支持合同授权给外部用户。
7.2. 设计手册
设计手册是一份包含用户在平台上设计ASPIC所需信息的文件。它可以由晶圆厂直接提供，但通常通过代理组织（针对InP平台的JePPIX）进行分发。关于晶圆厂开发的通用技术中可用的构建块的所有相关技术信息都整合到设计手册中，该手册描述了完整的通用平台，包括关于可用芯片尺寸、封装和软件工具使用的信息。
7.3. PDK和元件库
PDK是软件环境的（许可的）插件库，包含技术和/或晶圆厂特定的技术信息，如掩模层信息的设置文件、构建块、设计规则和设计规则检查。PDK还可能包含布局信息和用于标准化光和电端口位置的模板。晶圆厂有责任确保它是正确的和最新的。
PKD的一个重要部分是元件库。它包含多个构建块的掩模布局和模型描述。PDK可能包含多个由不同方拥有但由代理或晶圆厂提供的元件库。
元件库包含一组BBB作为最基本的部分。晶圆厂可以决定在晶圆厂确定的条件下，为PDK用户提供具有更高复杂性的额外构建块（CBB）。此外，设计师还可以开发自己的构建块（CBB；BBB只能由晶圆厂提供），并通过PDK将其提供给其他设计师，或直接提供给感兴趣的用户。使用这些的条件可以由设计构建块的所有者选择。
元件库使设计者能够在不了解其操作和制造的所有细节的情况下使用。晶圆工艺的潜力取决于其性能，也取决于库中可用的构建块的数量。一个晶圆平台，其库包含MMI耦合器、AWG、幅度、相位和频率调制器的各种定义明确的构建块，包括DQPSK和PM-DQPSK调制器、SOA、具有不同脉冲宽度和速率的CW和脉冲激光器、可调谐和多波长激光器、快速开关、波长选择开关、偏振转换器、分离器、组合器和控制器等复杂调制器，将在复杂光子IC的开发方式上引发一场革命。此外，一旦构建块可用，设计者就可以开始将其应用扩展到更好的性能、更高的精度、更多的端口或更多的波长、更大的波长范围。
为元件库创建准确的基本描述或CBB描述是一项重要工作。它需要对部件进行彻底的分析和优化，并进行广泛的表征和测试，以提供对其性能的准确预测。这将需要一大批研究人员来开发所有这些构建块，但一旦我们有了一个好的库，它将使光子IC的开发速度至少加快一个数量级，并相应地降低设计成本。
库中构建块描述的主要就是是掩模图布局和模型描述。
掩模布局包含用于制造工艺中使用的所有掩模层的布局信息。设计者可以选择掩模上包含元件的位置，以及元件在光路中的方向。如果元件是参数化的，设计者可以在设计规则中选择几何参数的值（例如波导宽度、弯曲半径、SOA或相位调制器的截面长度），甚至是更先进的构建块（如AWG的FSR）的光学参数，这通常会对可能值的范围设置限制。所应用的构建块包含详细的布局信息，但如前所述，它也可以仅显示为符号布局块，其显示元件的位置和大小，包括用于光和电连接的输入和输出端口的位置。对于此类受保护或“私有”构建块，在制造掩模之前，晶圆厂拥有的软件会插入详细信息。这样可以有效地保护所有者的知识产权。如果库提供了构建块的良好模型描述，那么设计者就不会因为缺乏对盒子内部确切内容的了解而受到阻碍。
到目前为止，掩模布局可以直接在布局软件中生成，也可以通过光路仿真器的PDAFlow API生成。布局软件中仍然需要优化布局以实现最小面积使用和/或RF约束。从长远来看，从符号光路描述开始的整个光路的自动布局可能变得可行。但目前，互连问题（路由）的自由度太多，而且太复杂，无法自动解决。许多半自动互连工具可用于支持设计者完成此工作。
最简单形式的模型描述可以是对构建块的功能的书面描述，并得到一些性能测量数据的支持。正在进行研究，以开发可与光路仿真器结合使用的PDK的软件描述。至少对于线性元件来说，最直接的方法是向光路仿真器提供一个S矩阵，该矩阵描述不同端口之间的耦合。在更复杂的形式中，S矩阵元件可以被指定为波长、偏振或波导模式的函数。该模型可以包含部件内部材料的非线性行为的描述，包括注入载流子的影响。对于第4节和第5节中描述的所有元件，对于所有平台来说，这样做是一项巨大的努力，对许多研究人员来说需要多年的时间，但这是平台未来应用潜力的关键。在PARADIGM项目中，一项重要的工作是为许多无源器件和激光器创建构建块描述。由于这项工作的好处由最终用户共享，与传统的内部开发方法相比，成本大大降低。
8.通用封装
集成对于减少封装部件的数量，从而降低子系统成本至关重要，新一代100Gb/s收发器接受广泛集成就是明证。在通用晶圆方法中，在小批量情况下，中小尺寸芯片的成本预计将降至100欧元以下。在这样低的芯片成本的情况下，封装成本称为模块的主要成本。因此，封装技术需要一种通用方法，以确保随着时间的推移持续降低成本。
光子学封装的常规过程（与微电子封装不同）是设计一个定制的封装来适应芯片，而不必太注意使用真正的标准封装。在通用方法中，这一过程是相反的：开发了一个通用的标准通用封装，芯片的设计必须符合标准封装。这种方法需要芯片尺寸以及光电接口的标准化。这意味着光子封装的范式转变。
由于不可能开发出覆盖所有可能的ASPIC的单个封装，因此到目前为止，通用封装技术的方法是开发一小组可用于大量不同ASPIC的封装，例如，一个可处理多达10个光学IO端口的封装，大量电直流端口（如40个）和10个射频端口，以及一个或两个用于较小端口数的封装。在下文中，我们描述了PARADIGM项目[40]中正在进行的开发此类软件包的工作。
8.1. 标准化的封装
关键大容量高性能封装的标准化需求已经得到了IEC和国际电工委员会的认可，已经对数通和电信应用中大量使用的高速收发器产品中使用的ROSA（接收器光路元件）和TOSA（发射光路元件）封装格式进行了标准化。然后将这两个封装组合在一起，并排放置在收发器中。对于在通用平台上制造的PICs提供的具有增强功能的大型ASPIC，最优做法是将TOSA和ROSA的占地面积结合起来，以生产能够安装在标准收发器封装体内的单个封装。
该封装具有以下特点：
•标准封装形式（可能采用IEC）
•最多12个光学输入端口
•最多10个带宽为25 GHz射频端口
•最多36个直流端口和大电流TEC连接
•满足在MPW中80%以上PIC设计的连接要求
•与XFP及其他封装兼容
•支持TEC
•柔性PCB/线框/引线键合接口
•兼容尾纤和光连接器
这种新的POSA（PIC光路集成元件）尺寸仅为15.5×18×5毫米，内部有源器件腔为~10.5平方毫米。该封装如图27所示，是与这种封装的最大制造商之一联合设计的，以确保最高的性能、最佳的价格和可制造性。这将确保与许多大批量ROSA和TOSA生产线的兼容性，以及与许多晶圆厂相关的典型原型设计能力的兼容性。所有这些都有助于以最佳成本最大限度地缩短新产品的周期。
8.2. 标准化芯片
为了符合标准化封装，芯片的光学和电气接口以及其形状因子也必须标准化。由于设计者可以自由地将其元件定位在芯片上，因此固定光学输入和输出端口的位置并不是一个很大的限制，设计者发现很容易遵守这一标准。该要求可能会在芯片中引入一些额外的波导长度，但通过巧妙的设计，这将是最大几毫米的数量级，在低损耗工艺中的附加的传输损耗很小。
光接口标准化。对于光端口，多端口接口标准的最重要特征是光端口的光斑大小及其间距。对于与光纤带的直接耦合，需要约10μm的光斑尺寸和250μm的间距。Fraunhofer HHI（接收器型）平台具有如此大的输出光斑的光斑大小转换器（SSC）。但对于还包括激光器和放大器的平台来说，将模斑放大到这样的直径会使工艺技术显著复杂化。Oclaro（发射器型）平台有一个SSC，具有3μm圆形输出点。这被认为是集成过程复杂性和封装复杂性之间的一个很好的折衷方案，并被JePPIX联盟用作临时标准。对于间距，同意采用25μm的整数倍。这与250μm间距的光纤带兼容，但也允许更密集的间距，这可以在将芯片耦合到高对比度介电中介层芯片时实现。为了使用带角度的界面而无需旋转光芯片，在芯片中包括特殊特征，以便对于成角度的面也可输出直的输出光束。
电接口的标准化在微电子技术中相当普遍。最常见的方法是将它们带到芯片的边缘，并在焊盘的尺寸和间距上达成一致。这需要电连接穿过光波导层的互连平面。Fraunhofer HHI、COBRA和Oclaro平台都提供该工艺。对于射频端口来说，标准化更为复杂。为了将触点带到芯片的边缘，将需要具有低rf损耗的rf互连平面，目前这在任何JePPIX平台上还都不支持。
芯片尺寸标准化。对于芯片尺寸，已经商定了芯片长宽的2、4或6mm的标准尺寸。这将减少芯片边缘和封装边缘之间所需的不同插入器的数量。
本节中概述的方法仍在开发中，但我们相信，它不仅会大大降低封装成本，还会大大降低表征测试成本和时间，因为标准IO还将实现标准化测试设置，这是下一节的主题。
[89] Soares F M, Kreissl J, Theurer M, Bitincka E, Goebel T, Moehrle M and Grote N 2013 Transmitter PIC for THz applications based on generic integration technology Proc. 25th Intern. Conf. on InP and Related Materials (IPRM 2013) (Kobe, Japan) paper TuD4-4
[90] Aspic: Advanced Simulator for Photonics Integrated Circuits www.aspicdesign.com
[91] Stichting PDAFlow Foundation www.pdaflow.org
[92] Roelkens G, Liu L, Liang D, Jones R, Fang A, Koch B and Bowers J 2010 III–V/silicon photonics for on-chip and interchip optical interconnects Laser & Photonics reviews (invited) 4 751−79
[93] Heck M J R, Chen H-W, Fang A W, Koch B R, Liang Di, Park H, Sysak M N and Bowers J E 2011 Hybrid silicon photonics for optical interconnects IEEE J. Sel. Top. Quantum Electron. 17 pp 333–46
[94] Keyvaninia S et al 2013 III–V-on-silicon multi-frequency lasers Opt. Express 21 13675–83
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[96] BMBF, SPECTARIS, VDMA, ZVEI 2013 (pub.), ‘Branchen report Photonik 2013’, Optech Consulting, Study ‘Photonik’
[97]www.jeppix.eu/document_store/JePPIXRoadmap2012.pdf www.jeppix.eu/document_store/JePPIXRoadmap2013.pdf
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