System-Verilog 实现DE2-115 流水灯

news2024/11/24 11:09:37

文章目录

一、什么是SystemVerilog
二、代码实现
实现结果

一、什么是SystemVerilog

SystemVerilog是一种硬件描述语言(HDL)，它用于设计和验证电子系统，特别是在集成电路(IC)和系统级芯片(SoC)的设计过程中。SystemVerilog是Verilog语言的一个超集，它添加了许多新的特性和增强功能，使得设计者可以更高效地进行工作。

应用领域：

集成电路设计：SystemVerilog用于设计从简单的门电路到复杂的SoC（System on Chip）。
仿真和原型设计：用于快速原型设计和仿真，以验证设计的功能和性能。
形式验证：与形式验证工具结合使用，以数学方式证明设计的属性。
硬件-软件协同设计：支持硬件和软件的并行开发，确保两者的兼容性。

SystemVerilog的一些关键特性：

面向对象编程(OOP)：SystemVerilog支持类(class)和对象(object)的概念，允许设计者以面向对象的方式进行设计，提高代码的可重用性和模块化。
接口(Interfaces)：接口是SystemVerilog中用于模块间通信的一种机制，它允许设计者定义一组信号和协议，使得模块间的连接更加灵活和标准化。
序列(sequence)：序列是SystemVerilog中用于定义特定事件模式的语法结构，它在验证设计行为时非常有用。
属性(property)：属性用于定义设计中必须满足的条件或行为，它们可以用于断言(assertion)来检查设计是否符合预期。
随机化(Rand)：SystemVerilog支持随机化测试，可以自动生成测试向量，提高测试的覆盖率和效率。
约束(Constraints)：约束用于定义变量的取值范围或条件，它们在随机化测试中非常有用，可以确保生成的测试向量满足特定的要求。
覆盖率(Coverage)：SystemVerilog提供了覆盖率分析工具，可以评估测试的完整性，帮助设计者发现可能遗漏的测试场景。
系统任务和函数(System Tasks and Functions)：SystemVerilog扩展了系统任务和函数，提供了更多的内置功能，如文件操作、随机数生成等。
多维数组(Multidimensional Arrays)：SystemVerilog支持多维数组，使得设计者可以更方便地处理复杂的数据结构。
包(Packages)：包是SystemVerilog中用于组织代码的一种方式，它允许设计者定义一组相关的类型、常量、变量和子程序，这些可以在多个模块中共享。

SystemVerilog的这些特性使得它成为现代集成电路设计和验证的强大工具，特别是在处理复杂的系统级设计和高级验证任务时。

二、代码实现

led_chaser.sv

module led_chaser (
    input logic CLOCK_50,  // 50MHz时钟输入
    input logic reset_n,   // 复位信号，低电平有效
    output logic [9:0] LED // 10个LED灯输出
);

    // 定义一个计数器，用于产生慢速时钟
    logic [23:0] counter;

    always_ff @(posedge CLOCK_50 or negedge reset_n) begin
        if (!reset_n) begin
            counter <= 24'd0;
        end else begin
            counter <= counter + 24'd1;
        end
    end

    // 用慢速时钟控制LED的变化
    logic slow_clk;
    assign slow_clk = counter[23]; // 选择较高位做为慢速时钟

    // LED流水灯的状态
    logic [9:0] led_state;
    always_ff @(posedge slow_clk or negedge reset_n) begin
        if (!reset_n) begin
            led_state <= 10'b0000000001; // 初始状态，第一个LED点亮
        end else begin
            led_state <= {led_state[8:0], led_state[9]}; // 左移，循环点亮
        end
    end

    // 将led_state连接到LED输出
    assign LED = led_state;

endmodule

测试文件
led_chaser_tb.vt

`timescale 1ns / 1ps

module led_chaser_tb;

    // 输入信号
    logic CLOCK_50;
    logic reset_n;
    
    // 输出信号
    logic [9:0] LED;

    // 实例化被测模块
    led_chaser uut (
        .CLOCK_50(CLOCK_50),
        .reset_n(reset_n),
        .LED(LED)
    );

    // 时钟产生器，模拟50MHz时钟
    initial begin
        CLOCK_50 = 0;
        forever #10 CLOCK_50 = ~CLOCK_50; // 50MHz时钟周期为20ns
    end

    // 复位信号生成
    initial begin
        // 初始化信号
        reset_n = 1'b0;
        // 等待100ns，然后释放复位信号
        #100 reset_n = 1'b1;
    end

    // 监视信号
    initial begin
        $monitor("Time = %0t | reset_n = %b | LED = %b", $time, reset_n, LED);
    end

    // 结束仿真
    initial begin
        // 运行足够长时间以观察多个LED灯的变化
        #2000 $stop;
    end

endmodule