Verilog case/casez/casex的区别

news2024/10/7 10:14:03

casez/casex语句虽然EDA工具也可以综合出来，但是注意，casez/casex综合出来的电路和case语句综合出来的电路可能是不同的，一定要慎用。而且综合工具也会告诉你casez/casex中的“?”"x""z"的comparison is always false，而仿真工具则是认为“?”"x""z"是无关的比较且comparison is always true，因此会造成simulation/synthesis mismatch。

大家看到这个代码有什么体会？综合会有什么告警Warning？

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综合会有告警如下：

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Verilog中寄存器的值有四种状态，分别是0、1、x（unknown values）和z（high-impedance values）。casex、casez 语句是case语句的变形。case语句的用法当然不必多说，但是稍有不慎也会生成锁存器。

先给结论：

  • case比较双方每个bit是否相等，0，1，X与Z都需要比较。

  • casez允许"z"和"?"对应bit在比较时被忽略，x不会被忽略。

  • casex允许"x"、"z"和"?"对应bit在比较时被忽略。

  • '?'只有在casez中代表的是don't care，其他情况代表的是'z'。

  • case/casez/casex的描述，匹配都是从上到下进行的。

  • case/casez/casex都能综合。

  • caze综合出来的电路可能不同于casez/casex综合出来的电路。

  • case(不是casez/casex)里面的x和z，其分支都会被综合工具认为是不可达到的状态就被去掉了。

  • casez和casex里面的x/z都被认为是don't care，所以casez和casex综合出的电路是一致的。

case  treats 'z' & 'x'  as it iscasez treats 'z'        as dont care casex treats 'z' & 'x'  as dont care

下表给出case、casex、casez的真值表，图来自于夏宇闻老师教材《Verilog数字系统设计教程(第二版)》。

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举几个实际的例子（图片来源于原英文paper文档）

首先看case语句：

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然后再看casez语句：

注意，“？”只有在casez中作为无关项，其他case、casez语句中作为z。

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注意，匹配是按照从上到下的顺序进行的。

注意，上表中，1z和1x匹配上了，x在casez中与z匹配的事实给我们'x在casez中被视为无关紧要'这样的错觉。实际发生的是z（无关紧要）与x匹配。

最后再看casex语句：

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再来看看综合：

注意，'?'只有在casez中代表的是don't care，其他情况代表的是'z'。

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case综合结果：

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casez综合结果：

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casex综合结果：

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再来看看1？改成1x的综合结果：

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通过上面两个例子我们得到的结论是：

  • caze综合出来的电路可能不同于casez和casex综合出来的电路。

  • case(不是casez/casex)里面的x和z，其分支会被综合工具认为是不可达到的状态就被去掉了。

  • casez和casex里面的x/z都被认为是don't care，所以casez和casex综合出的电路会是一致的。

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景芯SoC芯片全流程设计训练营的宗旨：

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【全网唯一】景芯SoC是一款用于【芯片全流程设计培训】的低功耗ISP图像处理SoC，采用低功耗RISC-V处理器，内置ITCM SRAM、DTCM SRAM，集成包括MIPI、ISP、USB、QSPI、UART、I2C、GPIO、以太网MAC控制器等IP，采用SMIC40工艺设计流片。

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  • MIPI、ISP的Verilog实现与仿真

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  • 后仿真

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(二)SoC中端课程，您将学会

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  • Synthesis逻辑综合(芯片级）

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(三)SoC后端课程，您将学会

  • 低功耗设计

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  • STA/Tempus

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  • DRC/LVS设计

仅后端一门课程内容就抵得上其他培训机构的3-4门课程。

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今天先介绍到这里，然后SoC课程提供服务器供大家实践！带你从算法、前端、DFT到后端全流程参与SoC项目设计。请联系号主报名！联系微信：135-4139-0811

景芯SoC训练营图像处理的数据通路：

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景芯SoC的CRG设计：

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一键式完成C代码编译、仿真、综合、DFT插入、形式验证、布局布线、寄生参数抽取、STA分析、DRC/LVS、后仿真、形式验证、功耗分析等全流程。升级后的芯片设计工程V2.0 flow如下：

SoC一键式执行flow

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MIPI DPHY+CSI2解码

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数字电路中经典设计：多条通信数据Lane Merging设计实现

数字电路中经典设计：多条通信数据Lane Distribution实现

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UPF低功耗设计

全芯片UPF低功耗设计(含DFT设计)

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景芯SoC训练营培训项目，低功耗设计前，功耗为27.9mW。

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低功耗设计后，功耗为0.285mW，功耗降低98.9%！

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电压降检查：

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低功耗检查：

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芯片的版图设计V1.0

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芯片的版图设计V2.0

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低功耗设计的DRC/LVS，芯片顶层的LVS实践价值极高，具有挑战性！业界独一无二的经验分享。

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ISP图像处理

  •    dpc - 坏点校正

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  •    blc - 黑电平校正 

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  •    bnr - 拜耳降噪

  •    dgain - 数字增益 

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  •    demosaic - 去马赛克

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  •    wb - 白平衡增益 

  •    ccm - 色彩校正矩阵 

  •    csc - 色彩空间转换 (基于整数优化的RGB2YUV转换公式)

  •    gamma - Gamma校正 (对亮度基于查表的Gamma校正)

  •    ee - 边缘增强

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  •    stat_ae - 自动曝光统计 

  •    stat_awb - 自动白平衡统计

CNN图像识别

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支持手写数字的AI识别：

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仿真结果：仿真识别上图7、2、1、0、4、1、4、9

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景芯微SoC团队业务

景芯微SoC团队业务介绍：

  • 提供全网最全流程的实际芯片项目培训

  • 提供SoC、MCU、ISP、CIS等芯片设计服务

  • 提供芯片设计、验证、DFT设计服务

  • 提供后端设计服务，工艺包括7nm、12nm、28nm、40nm、55nm、65nm、90nm、110nm、180nm等，提供投片渠道

  • 提供高校、企业定制化芯片设计培训及就业推荐与就业指导

丰富的教程文档

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7天冲刺PR训练营有同学问如何给IO添加PAD？请思考景芯SoC的IO和PAD如何实现最佳？

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SoC训练营VIP学员问为何低功耗cell没有插入网表？

虽然提问题是值得鼓励的，但是我们在遇到问题时，还是先主动思考，主动解决问题，实在解决不了我们再求助，这样成长更快。

首先，小编拿到这问题，就打开log，查看log是一种IC设计美德！发现EDA工具吃进UPF文件后，报了warning如下，用到了很多ff库。

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上图报错UPF指定电压是0.99V，而CELL是1.20V，电压不匹配，导致逻辑综合出来的网表没有插入MV CELL。注意，综合时，我们用的ss库，怎么会是ff库呢？打开约束脚本发现如下bug：

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于是，更改约束，将ff换成ss即可。再次run一下，结果就出来了：

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低功耗设计部分，设计里面我会留一点小bug在里面 非常简单，我不会公布答案，大家一定要多思考、多动手跑跑，这样才学的深刻。

培训学员请注意，景芯SoC用always on的power domain电压域的pwrdown_mux信号作为power switch cell的switch控制信号，但是设计里面有个小问题，不太算bug的bug，但对upf低功耗flow而言，毫无疑问就是bug!

培训学员请登陆服务器追踪一下pwrdown信号，注意其负载情况，RTL代码如下：

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结合PR输出的netlist, 我们做个clp低功耗检查，脚本参见服务器。可以发现，clp报错说power switch的switch控制信号找不到。

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不得不说，clp检查对低功耗而言多么重要，对芯片设计而言多重要！景芯SoC的价值就在把芯片设计全流程的这些细小的知识点，全部串接起来！犹豫啥？抓紧报名加入吧！

在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。请学员完成代码修改，基于全套flow环境完成如下任务：

  1. lint检查、前端仿真，

  2. 完成中端、后端flow，

  3. 完成clp检查, 完成后仿真

7天冲刺PR训练营有同学问，同样的floorplan，有些同学很快跑完，有些同学则遇到大量DRC问题（EDA工具不停iteration）导致工具始终无法跑完，具体什么问题呢？

首先，小编发现该同学的stripe把TM2定义为了horizontal，而熟悉景芯工艺的同学知道，TM2的preference direction是VERTICAL。

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查询景芯的lef库文件也可以确认：

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用错方向有多大影响呢？大家上景芯SoC的后端flow实践一下吧，实践出真知。

7天冲刺PR训练营有同学问，为啥PR花了一天一夜24个小时完成布线还大量DRC错误？小编已经将设计规模尽可能减小以加速PR设计，实际上2小时就可以跑完routing，为何这么慢？原因就是低功耗单元的走线。具体原因及解决办法欢迎加入景芯训练营讨论。

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其错误主要集中在M4上，请思考如何解决。

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7天冲刺PR训练营有同学问，power switch cell的secondPG pin(VDDG)从M1接出的，而不是M2, 请思考有什么问题？如何解决？

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7天冲刺PR训练营有同学问，景芯SoC培训营同学遇到Corner Pad LVS不过怎么处理？

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完成景芯SoC培训的前端设计仿真、DFT后，我们来到后端flow，本教程教你一键式跑完数字后端flow。

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生成脚本命令如下：

tclsh ./SCRIPTS/gen_flow.tcl -m flat all

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生成flow脚本之前需要配置setup.tcl等相关参数，具体参见【全网唯一】【全栈芯片工程师】提供自研的景芯SoC前端工程、DFT工程、后端工程，带你从算法、前端、DFT到后端全流程参与SoC项目设计。

景芯SoC训练营的同学问，为何innovus读取做好的floorplan def文件报Error? 首先看log:

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Reading floorplan file - ./data_in/DIGITAL_TOP.def (mem = 1595.0M).

#% Begin Load floorplan data ... (date=10/23 22:38:01, mem=1579.3M)

**ERROR: (IMPFP-710): File version unknown is too old.

以前EDI的时期，我们可以通过定义fp_file的方式来加载floorplan：

set vars(fp_file)        "./data_in/DIGITAL_TOP.def"

但是现在innovus升级并放弃了fp_file的加载方式，当然也可以用老版本的EDI9.1及以前版本来加入fp_file，然后转存为新版本，这方式明显没有必要。正如下log提示所说，检查log是非常好的工程师习惯。

Input floorplan file is too old and is not supported in EDI 10.1 and newer.

You can use EDI 9.1 and before to read it in, then save again to create new version.

小编的直觉告诉我，先去看看同学保存的def文件是哪个def版本?

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同学保存方式如下：

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那么请问如何解决？请大家加入景芯训练营实践。

景芯SoC用了很多异步FIFO，关注异步RTL实现的同学，可以抓取异步FIFO出来看一下版图连线：

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查看下所有异步FIFO cell的面积；

dbget [dbget top.insts.pstatus unplaced -p].area

查下所有异步FIFO的cell的名字：

dbget [dbget top.insts.pstatus unplaced -p].name

那么怎么抓出异步路径来观察版图走线呢？如何让report_timing呢？更多内容参见知识星球和SoC训练营。

前端设计目录

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中端设计目录

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后端设计目录

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