带同步复位的D触发器

同步复位 ：复位只能发生在在clk信号的上升沿，若clk信号出现问题，则无法进行复位。

Verilog 代码

// timescale ins/1ns

module flopr (
	input			rstn,
	input			clk,
	input[3:0]		d,
	output[3:0]		q
);

reg [3:0]			q_out;

//