文章目录
- 前言
- 一、pandas是什么？
- 二、使用步骤
- 1.引入库
- 2.读入数据
- 总结
前言
在使用Intel Cyclone10GX TransceiverPHY的过程中发现这个IP还是比较复杂的，特别是时钟系统，提到了多种PLL:ATX PLL、FPLL、CMU PLL，这里进行一下扩展学习。
关于TransceiverPHY
Intel Cyclone 10 Transceiver PHY 是一种可编程硬件器件，具有高速串行通信功能。它支持多种串行通信协议，包括 PCI Express、以太网、CPRI、Intellaken等。
Intel的FPGA Intel Cyclone 10 GX设备提供多达12个收发器通道，集成了先进的高速模拟信号调节和时钟数据恢复技术。Intel Cyclone 10 GX设备具有收发器通道，可支持高达12.5 Gbps的芯
片间和芯片间模块通信数据速率，以及高达6.6 Gbps的背板通信数据速率。
PLL学习
Intel Cyclone 10 GX设备收发器组可以设置四个或六个收发器通道。每三个通道有一个advanced transmit (ATX) PLL、一个fractional PLL (fPLL)和一个Master clock generation block (CGB)。
Intel Cyclone 10 GX中的PLL
| PLL Type | Characteristics |
| Advanced Transmit (ATX) PLL | • 最佳抖动性能 • 用于bonded和non-bonded通道配置 |
| Fractional PLL (fPLL) | • Ring oscillator based VCO • 用于bonded和non-bonded通道配置 |
| Clock Multiplier Unit (CMU) PLL or Channel PLL | • Ring oscillator based VCO • 用作non-bonded应用的额外时钟源 |
Channel PLL
通道 PLL 位于本地的每个收发器通道中。它的主要功能是 用于时钟和数据恢复(CDR)模式时对收发器通道内的时钟和数据进行恢复。当通道 1 和通道 4 的通道 PLL 在时钟乘法器单元(CMU)模式下配置时可用作发送 PLL。通道 0、 2、 3 和 5 的通道 PLL 不能在 CMU 模式下配置，因此不能用作发送 PLL。
也就是说如果我们只用到channel PLL的话，通道0、 2、 3 和 5只能配置为接收。不过暂时不会考虑只用channel PLL的情况。
CGB
在 Intel® Cyclone® 10 GX器件中，有两种类型的时钟生成模块(CGB)：
- Master CGB(主CGB)
- Local CGB(本地CGB)
每个transmitter信道都有一个本地时钟生成块（CGB），该本地CGB用于将non-bonded时钟划分并分配到它自己的 PCS和PMA 模块中。
每个transceiver bank收发器组内有两个独立的主CGB。主CGB在每个收发器信道内提供与本地CGB相同的功能。可以使用x6条时钟线将主CGB的输出路由到收发器组内的其他信道。主CGB的输出也可以使用xN时钟线路由到其他收发器组中的信道。每个发射机信道都有一个多路复用器，用于从本地CGB或主CGB中选择时钟源。
Fpll
小数分频PLL (fPLL)是一种备用发送PLL，为高达12.5 Gbps数据速率的应用生成时钟频率。fPLL 既支持整数频率综合，也支持精细分辨率小数频率综合。与ATX PLL不同的是，fPLL可用于综合各种可通过FPGA架构时钟网络来驱动内核的频率。
ATX PLL
高级发送(ATX) PLL是一种高性能PLL，只支持整数频率综合。ATX PLL是收发器通道的主要发送 PLL。它能够以高数据速率应用场合所需的各种支持的数据速率运行。
总结
要想用好一个系列的FPGA，真正的成为高手，不投入大量的精力是不可能的，但是深入的学习，深刻的理解，可以加速后续的学习理解，事半功倍。
参考：Intel® Cyclone® 10 GX收发器PHY用户指南
https://www.intel.cn/content/www/cn/zh/docs/programmable/683054/17-1-1/clock-generation-block-cgb.html
