cadence virtuoso layout drc error

news2024/7/6 19:11:05

For 0.11um design, 2.5/3.3V transistor channel (overlap of Poly and AA) enclosure by DG.( Designer can waive this rule for 0.13um design).>=0.30

对于 0.11 微米的设计,2.5/3.3V 晶体管通道(Poly 和 AA 的重叠部分)由 DG 封装(对于 0.13 微米的设计,设计人员可以放弃这一规则)。

双击报错的时候发现报错的位置没有任何问题。

解决办法:用DG层把所有AA层覆盖。

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